JP2002502115A - ダイオードの製造方法 - Google Patents
ダイオードの製造方法Info
- Publication number
- JP2002502115A JP2002502115A JP2000529005A JP2000529005A JP2002502115A JP 2002502115 A JP2002502115 A JP 2002502115A JP 2000529005 A JP2000529005 A JP 2000529005A JP 2000529005 A JP2000529005 A JP 2000529005A JP 2002502115 A JP2002502115 A JP 2002502115A
- Authority
- JP
- Japan
- Prior art keywords
- doping
- sheet
- layer
- wafer
- partial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 230000007935 neutral effect Effects 0.000 claims abstract description 8
- 235000012431 wafers Nutrition 0.000 claims description 49
- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000576 coating method Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 4
- 238000009434 installation Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000012808 vapor phase Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 33
- 230000035515 penetration Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000011247 coating layer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
ツェナーダイオードの製造のために利用される方法が提案される。この方法はニュートラルシートの使用下で平面的及び深さ的ドーピングプロフィールを製造するために２つの部分からなるシート拡散工程を有する。
Description
【０００１】 従来の技術 本発明は請求項１の前提部による方法から出発する。ドーピングシートを使用
するこのような方法は、すでにドイツ国特許第４３２０７８０号明細書から公知
である。
するこのような方法は、すでにドイツ国特許第４３２０７８０号明細書から公知
である。
【０００２】 本発明の利点 それに対して、請求項１の特徴部の本発明による方法は、平面的ドーピングプ
ロフィールを製造することができ、その際、表面濃度を比較的低くできるという
利点を有する。それにより、ウェハの深部へのドーピング濃度の平面的な流出を
作成することが可能となり、ダイオードの順方向電圧は低くなる。同様に高い電
流、例えば１００Ａでの破壊電圧は明らかに減少し、つまりダイオード中のバル
ク抵抗が低下する。さらにこのダイオードはド簡単に製造可能である、それとい
うのもダイオードのツェナー電圧は、本来のＰＮ−接合を作り出す一連の製造に
おける第２の拡散の際の一定の変動に対してあまり感受性ではないためである。
ドーピング濃度の深部への流出の際に同時にわずかな表面濃度を生じさせること
ができることによって、ＰＮ−接合を作り出す第２の拡散を低くドーピングされ
たドーピングシートを用いて実施できる。それにより、一連の製造においてツェ
ナー電圧は特別な予防措置を行わずにより適切に「設定される」かもしくは維持
される。可能となる弱い第２のドーピングによりシリコンウェハの表面も不純物
原子がそれほど著しく濃度上昇しないため、シリコン結晶格子が損傷されず、そ
れによりウェハの歪みが回避される。その他に、使用したニュートラルシートが
更なる侵入の際の保護として同時に機能するのが有利である。このニュートラル
シートはすでにドーピングされたシリコン表面上に載せられ、ドーピング原子の
更なる侵入の際に付加的な表面被覆なしで表面の汚染をより確実に阻止する。
ロフィールを製造することができ、その際、表面濃度を比較的低くできるという
利点を有する。それにより、ウェハの深部へのドーピング濃度の平面的な流出を
作成することが可能となり、ダイオードの順方向電圧は低くなる。同様に高い電
流、例えば１００Ａでの破壊電圧は明らかに減少し、つまりダイオード中のバル
ク抵抗が低下する。さらにこのダイオードはド簡単に製造可能である、それとい
うのもダイオードのツェナー電圧は、本来のＰＮ−接合を作り出す一連の製造に
おける第２の拡散の際の一定の変動に対してあまり感受性ではないためである。
ドーピング濃度の深部への流出の際に同時にわずかな表面濃度を生じさせること
ができることによって、ＰＮ−接合を作り出す第２の拡散を低くドーピングされ
たドーピングシートを用いて実施できる。それにより、一連の製造においてツェ
ナー電圧は特別な予防措置を行わずにより適切に「設定される」かもしくは維持
される。可能となる弱い第２のドーピングによりシリコンウェハの表面も不純物
原子がそれほど著しく濃度上昇しないため、シリコン結晶格子が損傷されず、そ
れによりウェハの歪みが回避される。その他に、使用したニュートラルシートが
更なる侵入の際の保護として同時に機能するのが有利である。このニュートラル
シートはすでにドーピングされたシリコン表面上に載せられ、ドーピング原子の
更なる侵入の際に付加的な表面被覆なしで表面の汚染をより確実に阻止する。
【０００３】 請求項２〜１１に記載された手段によって、請求項１に記載された方法の有利
な改善が可能である。第２の部分工程においてウェハの上側をニュートラルシー
トで覆い、その際、ウェハの下側は極めて強いドーピングのためのドーピングシ
ートで覆われるのが特に有利である。それにより、一方で深いドーピングプロフ
ィールが得られ、他方で、ダイオードの良好なバックサイド接合を可能にするた
めにウェハの下側を同時に強くドーピングすることが可能となる。
な改善が可能である。第２の部分工程においてウェハの上側をニュートラルシー
トで覆い、その際、ウェハの下側は極めて強いドーピングのためのドーピングシ
ートで覆われるのが特に有利である。それにより、一方で深いドーピングプロフ
ィールが得られ、他方で、ダイオードの良好なバックサイド接合を可能にするた
めにウェハの下側を同時に強くドーピングすることが可能となる。
【０００４】 反対の導電形式のドーピングシートの更なる適用は簡単でかつそのためにダイ
オードのＰＮ−接合のエラーの少ない製造を可能にする。
オードのＰＮ−接合のエラーの少ない製造を可能にする。
【０００５】 本発明の実施例を図面に示し、次の記載においてさらに詳説する。
【０００６】 実施例の記載 図１はチップの形の本発明による方法により製造されたツェナーダイオード−
デバイスを示す。このチップはｎ−ドーピングされた層３、その下にある弱くｎ
−ドーピングされた層４及び層４の下にある強くｎ−ドーピングされた層５を有
する。チップ１の上側はｐ−ドーピングされた層２で覆われており、この場合チ
ップは上側の周辺領域に段７を有し、その結果ｐ−層２は上側の中央領域におい
てｎ−層３を覆っており、上側の周辺領域では弱くｎ−ドーピングされた層４を
覆っている。Ｐ−層２並びに強くｎ−ドーピングされた層５はメタライジング層
６で覆われている。記号ｄによってウエハーの上側からウエハー内部へのｎ−ド
ーピング原子の侵入深さを表す。
デバイスを示す。このチップはｎ−ドーピングされた層３、その下にある弱くｎ
−ドーピングされた層４及び層４の下にある強くｎ−ドーピングされた層５を有
する。チップ１の上側はｐ−ドーピングされた層２で覆われており、この場合チ
ップは上側の周辺領域に段７を有し、その結果ｐ−層２は上側の中央領域におい
てｎ−層３を覆っており、上側の周辺領域では弱くｎ−ドーピングされた層４を
覆っている。Ｐ−層２並びに強くｎ−ドーピングされた層５はメタライジング層
６で覆われている。記号ｄによってウエハーの上側からウエハー内部へのｎ−ド
ーピング原子の侵入深さを表す。
【０００７】 メタライジング層６はツェナーダイオードのアノードボンディングもしくはカ
ソードボンディングのために用いられ、その際、強くｎ−ドーピングされた層５
を介した良好なバックサイド接合が保障される。ツェナーダイオードのｐｎ−接
合は層２と層３との間の接合により形成される。
ソードボンディングのために用いられ、その際、強くｎ−ドーピングされた層５
を介した良好なバックサイド接合が保障される。ツェナーダイオードのｐｎ−接
合は層２と層３との間の接合により形成される。
【０００８】 図２は本発明の方法の実施例を示す。図２ａは、上側が第１のドーピングシー
ト２３で覆われ、その下側は第２のドーピングシート２４で覆われているウェハ
２０を示す。この場合、第１のドーピングシートは強くｎ−ドーピングされた層
の製造のために用いられるが、第２のドーピングシートは著しく強くｎ−ドーピ
ングされた層の製造のために用いる。ウェハ２０はｎ−型であり、後のｎ−層４
のドーピング濃度を示す。このウェハ２０は他のウェハと一緒に積み重ねられる
。この場合、ウェハ２０間には第１のドーピングシートもしくは第２のドーピン
グシートが交互に存在する。この積み重ねたウェハは約３０分間〜約３時間約１
２００〜１３００℃で拡散炉中で酸化雰囲気中で加熱される。この処理により、
上側には強くｎ−ドーピングされた被覆層１８が形成され、下側には著しく強く
ｎ−ドーピングされた被覆層１９が形成される。引き続きこのウェハを分離し、
生じた酸化層を除去する。次の工程では、被覆層１８及び１９中に存在している
ドーピング物質の侵入が行われる。この侵入は同様にウェハの積み重ねによって
行われるが、ここ（図２ｂ）では先行する工程（図２ａ）と比較してウェハの前
面がニュートラルシート２５で、背面がきわめて強くｎ−ドーピングされたドー
ピングシート２４でそれぞれ覆われている、つまり、今回は積み重ねられたウェ
ハのウェハ間には交互にニュートラルシート及びドーピングシート２４がある。
この積み重ねられたウェハは約３０〜１２０時間１２００℃〜１３００℃で拡散
炉中で前記したように酸化雰囲気で加熱される。引き続きウェハを分離し、生じ
た酸化層を除去する。この第２の加熱により積み重ねたウェハ中にｎ−ドーピン
グされた層３と強くｎ−ドーピングされた層５が生じる。次の工程（図２ｃ）に
おいて、ウェハの上側に溝２２が設置される。この設置はソーイングにより又は
エッチングプロセスで行うことができる。この溝２２はこの場合部分層３を完全
に突き抜け、層４内へ突き出る。この溝２２により分割線２１が定義され（図２
ｆ参照）、この分割線に沿って後にウェハをツェナーダイオードチップに分割す
る。ウェハ２０の上側は、後のダイオードの周辺構造として利用される溝２２の
切断により長方形セグメント又は正方形セグメントに分割され（図示されていな
い）、これは個々のチップの後の上側に相当する。引き続きスリットを入れられ
たウェハを脱イオン水中で濯ぐ。次の工程（図２ｄ）においてダイオードのＰＮ
−接合の製造が行われる。この場合、部分層３をｐ−タイプの第３のドーピング
シート２６で被覆することにより同様にシート拡散が行われる。１５〜３０時間
の拡散時間及び１２００℃〜１３００℃の炉温度でウェハの上側にｐ−層２を形
成させ、この層は部分層３及び（溝２２内では）層４を覆う。ドーピングシート
２６は溝２２を完全には内張りしているのではなく、図２ｄに示したように、単
に上方を覆うだけである場合でも、溝内に一貫したｐ−層２が形成される、それ
というのも高温ではドーピング物質がウェハ表面上に液体の形で存在し、従って
溝内へも到達するためである。この拡散工程において、場合によりウェハ２０の
裏面を第２のドーピングシート２４で被覆することができ、その結果この拡散工
程はウェハを積み重ねて行うことができる。更なる工程（図２ｅ）においてウェ
ハ２０の上側及び下側にメタライジング層６を設ける。引き続き（図２ｆ）ウェ
ハの下側にソーイングシート２７を張り付け、それによりウェハ結合物の形で並
列に製造された個々のダイオードの分離を行う。
ト２３で覆われ、その下側は第２のドーピングシート２４で覆われているウェハ
２０を示す。この場合、第１のドーピングシートは強くｎ−ドーピングされた層
の製造のために用いられるが、第２のドーピングシートは著しく強くｎ−ドーピ
ングされた層の製造のために用いる。ウェハ２０はｎ−型であり、後のｎ−層４
のドーピング濃度を示す。このウェハ２０は他のウェハと一緒に積み重ねられる
。この場合、ウェハ２０間には第１のドーピングシートもしくは第２のドーピン
グシートが交互に存在する。この積み重ねたウェハは約３０分間〜約３時間約１
２００〜１３００℃で拡散炉中で酸化雰囲気中で加熱される。この処理により、
上側には強くｎ−ドーピングされた被覆層１８が形成され、下側には著しく強く
ｎ−ドーピングされた被覆層１９が形成される。引き続きこのウェハを分離し、
生じた酸化層を除去する。次の工程では、被覆層１８及び１９中に存在している
ドーピング物質の侵入が行われる。この侵入は同様にウェハの積み重ねによって
行われるが、ここ（図２ｂ）では先行する工程（図２ａ）と比較してウェハの前
面がニュートラルシート２５で、背面がきわめて強くｎ−ドーピングされたドー
ピングシート２４でそれぞれ覆われている、つまり、今回は積み重ねられたウェ
ハのウェハ間には交互にニュートラルシート及びドーピングシート２４がある。
この積み重ねられたウェハは約３０〜１２０時間１２００℃〜１３００℃で拡散
炉中で前記したように酸化雰囲気で加熱される。引き続きウェハを分離し、生じ
た酸化層を除去する。この第２の加熱により積み重ねたウェハ中にｎ−ドーピン
グされた層３と強くｎ−ドーピングされた層５が生じる。次の工程（図２ｃ）に
おいて、ウェハの上側に溝２２が設置される。この設置はソーイングにより又は
エッチングプロセスで行うことができる。この溝２２はこの場合部分層３を完全
に突き抜け、層４内へ突き出る。この溝２２により分割線２１が定義され（図２
ｆ参照）、この分割線に沿って後にウェハをツェナーダイオードチップに分割す
る。ウェハ２０の上側は、後のダイオードの周辺構造として利用される溝２２の
切断により長方形セグメント又は正方形セグメントに分割され（図示されていな
い）、これは個々のチップの後の上側に相当する。引き続きスリットを入れられ
たウェハを脱イオン水中で濯ぐ。次の工程（図２ｄ）においてダイオードのＰＮ
−接合の製造が行われる。この場合、部分層３をｐ−タイプの第３のドーピング
シート２６で被覆することにより同様にシート拡散が行われる。１５〜３０時間
の拡散時間及び１２００℃〜１３００℃の炉温度でウェハの上側にｐ−層２を形
成させ、この層は部分層３及び（溝２２内では）層４を覆う。ドーピングシート
２６は溝２２を完全には内張りしているのではなく、図２ｄに示したように、単
に上方を覆うだけである場合でも、溝内に一貫したｐ−層２が形成される、それ
というのも高温ではドーピング物質がウェハ表面上に液体の形で存在し、従って
溝内へも到達するためである。この拡散工程において、場合によりウェハ２０の
裏面を第２のドーピングシート２４で被覆することができ、その結果この拡散工
程はウェハを積み重ねて行うことができる。更なる工程（図２ｅ）においてウェ
ハ２０の上側及び下側にメタライジング層６を設ける。引き続き（図２ｆ）ウェ
ハの下側にソーイングシート２７を張り付け、それによりウェハ結合物の形で並
列に製造された個々のダイオードの分離を行う。
【０００９】 場合により、図２ｂに示された方法工程を溝２２（図２ｃ）の設置の後に行う
ことができ、それにより有利に溝２２の設置により生じる結晶の損傷の回復が達
成される。ｐ−ドーピング物質として例えばホウ素、ｎ−ドーピング物質として
リンが使用される。
ことができ、それにより有利に溝２２の設置により生じる結晶の損傷の回復が達
成される。ｐ−ドーピング物質として例えばホウ素、ｎ−ドーピング物質として
リンが使用される。
【００１０】 場合により、ウェハ２０の上側もしくは下側をｎ−ドーピング原子の高い濃度
もしくは著しく高い濃度で覆うことは、シート（図２ａに示したように）で被覆
する代わりに、気相被覆によるか、ドーピング液の使用下でのスピンオン法によ
るか及び／又はイオン注入又はその他の公知のドーピング法を用いて行うことが
できる。
もしくは著しく高い濃度で覆うことは、シート（図２ａに示したように）で被覆
する代わりに、気相被覆によるか、ドーピング液の使用下でのスピンオン法によ
るか及び／又はイオン注入又はその他の公知のドーピング法を用いて行うことが
できる。
【００１１】 図２ａ中に記載された、ドーピングシート（特に積み重ね技術と組み合わせた
）を用いた被覆の工程は、その他に挙げられた工程と比較して簡単であり、従っ
て大量生産にとって適している。
）を用いた被覆の工程は、その他に挙げられた工程と比較して簡単であり、従っ
て大量生産にとって適している。
【００１２】 図３はドーピング濃度Ｎの侵入深さｄに関する曲線を表すグラフを示す。この
際、公知のドーピングプロフィール３０を、本発明による方法で製造することが
できる新規のドーピングプロフィール３１と対比してある。この場合、ｎ−ドー
ピング原子の濃度が、図２ａ及び２ｂに示されているように２回の拡散工程によ
り深さの推移において生じることが示されている。ウェハ中に深く（４０〜１１
０μｍ）にまで達する平面的な新規のドーピングプロフィール３１により、公知
のドーピングプロフィール３０を有するツェナダイオードと比較して、その順方
向電圧が明らかに減少するツェナダイオードが得られる。さらに、高い電流（例
えば１００Ａ）の場合の破壊電圧は、本発明による方法により、ＤＥ４３２０７
８０の公知の方法と比較して２０％以上減少する。本発明による方法を用いて、
パルス耐性であり、低い順方向電圧及びツェナー電圧のわずかな散乱を示すダイ
オードを製造することができる。この場合、ドーピングシートを用いた均質な被
覆により及びニュートラルシートの使用下での深い侵入により高い歩留まりが達
成可能である。
際、公知のドーピングプロフィール３０を、本発明による方法で製造することが
できる新規のドーピングプロフィール３１と対比してある。この場合、ｎ−ドー
ピング原子の濃度が、図２ａ及び２ｂに示されているように２回の拡散工程によ
り深さの推移において生じることが示されている。ウェハ中に深く（４０〜１１
０μｍ）にまで達する平面的な新規のドーピングプロフィール３１により、公知
のドーピングプロフィール３０を有するツェナダイオードと比較して、その順方
向電圧が明らかに減少するツェナダイオードが得られる。さらに、高い電流（例
えば１００Ａ）の場合の破壊電圧は、本発明による方法により、ＤＥ４３２０７
８０の公知の方法と比較して２０％以上減少する。本発明による方法を用いて、
パルス耐性であり、低い順方向電圧及びツェナー電圧のわずかな散乱を示すダイ
オードを製造することができる。この場合、ドーピングシートを用いた均質な被
覆により及びニュートラルシートの使用下での深い侵入により高い歩留まりが達
成可能である。
【００１３】 図４は３つのドーピング濃度の曲線１００、２００及び３００をドーピング濃
度ｃの位置ｄ（位置ｄの定義のために、図１参照）に依存するグラフで示した。
このプロフィールは図２ｂにおいて示した方法工程の直後の２００マイクロメー
タの厚さのウェハの状態に関する。曲線１００は例えば、１９〜２５ボルトの間
のツェナー電圧を有するツェナダイオードの製造を考慮しており、曲線２００も
しくは３００は３４〜４０ボルトもしくは５０〜５６ボルトの間のツェナー電圧
を考慮している。この場合、図１の領域４は図４において４０マイクロメータの
幅で示された区域に相当する。しかしながら、この幅は特定のツェナー電圧の調
節にとって不十分であり、他の値（典型的に２０μｍ〜１２０μｍ）であっても
よい。波線４００は図２ｄの方法工程において製造された凹設領域２２の外側の
ｐｎ−接合の状態を表す。
度ｃの位置ｄ（位置ｄの定義のために、図１参照）に依存するグラフで示した。
このプロフィールは図２ｂにおいて示した方法工程の直後の２００マイクロメー
タの厚さのウェハの状態に関する。曲線１００は例えば、１９〜２５ボルトの間
のツェナー電圧を有するツェナダイオードの製造を考慮しており、曲線２００も
しくは３００は３４〜４０ボルトもしくは５０〜５６ボルトの間のツェナー電圧
を考慮している。この場合、図１の領域４は図４において４０マイクロメータの
幅で示された区域に相当する。しかしながら、この幅は特定のツェナー電圧の調
節にとって不十分であり、他の値（典型的に２０μｍ〜１２０μｍ）であっても
よい。波線４００は図２ｄの方法工程において製造された凹設領域２２の外側の
ｐｎ−接合の状態を表す。
【００１４】 図示された多様なドーピング濃度曲線は、所望のツェナー電圧に応じてドーピ
ング原子の適当な濃度を有するドーピングシート２３の選択により選択すること
ができる。後に生じるツェナー電圧を変えるために、これとは別に、又はこれと
組み合わせてドーピングシート２３を用いたウェハの被覆時間を変えることがで
きる。仕上げられた個々のダイオードの周辺領域での破壊電圧は溝構造の結果そ
のまま残り、例えば常に１４０ボルトの値を有する。ツェナー電圧の向上のため
にこれとは別に又は低くドーピングされたドーピングシート２３の選択との組合
せて、高くドーピングされたドーピングシート２６を製造方法において使用する
こともできる。
ング原子の適当な濃度を有するドーピングシート２３の選択により選択すること
ができる。後に生じるツェナー電圧を変えるために、これとは別に、又はこれと
組み合わせてドーピングシート２３を用いたウェハの被覆時間を変えることがで
きる。仕上げられた個々のダイオードの周辺領域での破壊電圧は溝構造の結果そ
のまま残り、例えば常に１４０ボルトの値を有する。ツェナー電圧の向上のため
にこれとは別に又は低くドーピングされたドーピングシート２３の選択との組合
せて、高くドーピングされたドーピングシート２６を製造方法において使用する
こともできる。
【００１５】 場合により、ウェハ２０の上側もしくは下側を、ｎ−ドーピング原子の高いも
しくは極めて高い濃度で覆うことは、シート（図２ａに示されたように）を用い
た被覆の代わりに気相被覆、ドーピング液の使用下でのスピンオン法及び／又は
イオン注入を用いてもしくはその他の公知のドーピング法を用いて行うこともで
きる。
しくは極めて高い濃度で覆うことは、シート（図２ａに示されたように）を用い
た被覆の代わりに気相被覆、ドーピング液の使用下でのスピンオン法及び／又は
イオン注入を用いてもしくはその他の公知のドーピング法を用いて行うこともで
きる。
【図１】 ツェナーダイオードの断面図
【図２】 ツェナーダイオードの製造工程を示す図
【図３】 ドーピング濃度の曲線を示す図
【図４】 他のドーピング濃度の曲線を示す図
１ チップ、 ２ 第１の層、 ３，４，５ 部分層 ６ メタライジング層
、２０ ウェハ、 ２２ 溝、 ２４ ドーピングシート
、２０ ウェハ、 ２２ 溝、 ２４ ドーピングシート
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ，Ｕ Ｓ 【要約の続き】
Claims (11)
- 【請求項１】 次の製造工程： − 上側の部分層（３）、その下にある第２の部分層（４）及び下方にある部分
層（５）を備え、その際、全部分層（３，４，５）は同じ導電形式を有し、第１
の部分層（３）のドーピング物質濃度は、第２の部分層（４）のドーピング物質
濃度よりも高く、下方にある部分層（５）のドーピング物質濃度は上方の部分層
及び第２の部分層のドーピング物質濃度よりも高いウェハ（２０）を製造し、 − ウェハ（２９）の上側に、第１の部分層（３）を貫通して第２の部分層（４
）内へ達する溝（２２）を設置し、 − ウェハ（２０）の上側に、第１の部分層（３）の第１の層（２）の導電形式
を変えるドーピング物質を導入し、 − ウェハ（２０）の上側及び下側にメタライジング層（６）を設置し、 − 設置された溝（２２）に沿ってウェハを個々のチップ（１）に分割する を有する半導体デバイスの製造方法において、 部分層（３，４，５）を、 − 第１の部分工程において、上側をドーピング原子の高い濃度で覆い、かつ下
側をドーピング原子の極めて高い濃度で覆い、 − 他の部分工程においてドーピング原子の導入を行い、その際、上側をニュー
トラルシートで被覆し、下側を極めて強いドーピングのためのドーピングシート
（２４）で被覆する ことにより製造することを特徴とする半導体デバイスの製造方法。 - 【請求項２】 第１の部分工程において、上側を強いドーピングのためのド
ーピングシート（２３）で被覆し、下側を極めて強いドーピングのためのドーピ
ングシート（２４）で被覆する、請求項１記載の方法。 - 【請求項３】 第１の部分工程を気相被覆、ドーピング液を用いるスピンオ
ン法及び／又はイオン注入もしくはその他の公知のドーピング法を用いて行う、
請求項１記載の方法。 - 【請求項４】 第１の層（２）の導電形式を変更するのためのウェハ（２０
）の上側へのドーピング物質の導入が上側を他のドーピングシート（２６）で覆
うことを包含し、その際、他のドーピングシートのドーピング原子は、極めて強
いドーピングのためのドーピングシート（２４）のドーピング原子に対抗する導
電形式を示す、請求項１から３までのいずれか１項記載の方法。 - 【請求項５】 第１の層（２）の導電形式を変更するためのウェハの上側へ
のドーピング物質の導入と同時に、下方にある部分層（５）のドーピング及び／
又は厚さを強化もしくは拡大する、請求項１から４までのいずれか１項記載の方
法。 - 【請求項６】 下方にある部分層のドーピングの強化もしくは厚さの拡大が
ウェハの下側を極めて強いドーピングのためのドーピングシート（２４）で覆う
ことを包含する、請求項４及び５記載の方法。 - 【請求項７】 ドーピングシートでの前面及び背面の被覆を積み重ねたウェ
ハの形で行い、その結果、積み重ねたウェハ内部での各ドーピングシートの前面
及び背面は積み重ねたウェハの１つのウェハの上側又は下側と接触する、請求項
１から６までのいずれか１項記載の方法。 - 【請求項８】 異なるツェナー電圧を調節するために、第１の拡散工程で覆
うためのドーピングシート（２３）又は第２の拡散工程でのドーピングシート（
２６）をドーピング物質含有量に関して変化させるか、ドーピングシート（２３
）での被覆時間を適合させる、請求項１から７までのいずれか１項記載の方法。 - 【請求項９】 溝（２２）をソーイング又はエッチングプロセスによって設
置する、請求項１から８までのいずれか１項記載の方法。 - 【請求項１０】 ソーイングの前にウェハをソーイングシート上に設置する
、請求項９記載の方法。 - 【請求項１１】 第２の部分工程を溝の設置の前又は後に行う、請求項１か
ら１０までのいずれか１項記載の方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19802090.2 | 1998-01-21 | ||
| DE19802090 | 1998-01-21 | ||
| DE19857243.3 | 1998-12-11 | ||
| DE19857243A DE19857243A1 (de) | 1998-01-21 | 1998-12-11 | Verfahren zur Herstellung von Dioden |
| PCT/DE1999/000164 WO1999038205A1 (de) | 1998-01-21 | 1999-01-21 | Verfahren zur herstellung von dioden |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002502115A true JP2002502115A (ja) | 2002-01-22 |
| JP4636685B2 JP4636685B2 (ja) | 2011-02-23 |
Family
ID=26043243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000529005A Expired - Fee Related JP4636685B2 (ja) | 1998-01-21 | 1999-01-21 | ダイオードの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6368932B1 (ja) |
| EP (1) | EP1050076B1 (ja) |
| JP (1) | JP4636685B2 (ja) |
| WO (1) | WO1999038205A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4778176B2 (ja) * | 1999-08-12 | 2011-09-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置および製造方法 |
| JP2020027935A (ja) * | 2018-08-17 | 2020-02-20 | 実用半導体有限公司Ｅｃｏｎｏｍｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体素子、半導体基板及び半導体素子の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10159498A1 (de) * | 2001-12-04 | 2003-06-12 | Bosch Gmbh Robert | Halbleiteranordnung mit einem pn-Übergang und Verfahren zur Herstellung einer Halbleiteranordnung |
| US20050275065A1 (en) * | 2004-06-14 | 2005-12-15 | Tyco Electronics Corporation | Diode with improved energy impulse rating |
| DE102004063180B4 (de) * | 2004-12-29 | 2020-02-06 | Robert Bosch Gmbh | Verfahren zum Herstellen von Halbleiterchips aus einem Siliziumwafer und damit hergestellte Halbleiterbauelemente |
| US7741172B2 (en) * | 2005-08-10 | 2010-06-22 | Icemos Technology Ltd. | Positive-intrinsic-negative (PIN)/negative-intrinsic-positive (NIP) diode |
| JP3141688U (ja) * | 2008-02-29 | 2008-05-22 | サンケン電気株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215022A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | 半導体への不純物拡散法 |
| JPH0738123A (ja) * | 1993-06-23 | 1995-02-07 | Robert Bosch Gmbh | 半導体装置及びその製造方法 |
| JPH09129568A (ja) * | 1995-10-17 | 1997-05-16 | Robert Bosch Gmbh | シリコンウェーハの製造方法 |
-
1999
- 1999-01-21 EP EP99904726A patent/EP1050076B1/de not_active Expired - Lifetime
- 1999-01-21 WO PCT/DE1999/000164 patent/WO1999038205A1/de active IP Right Grant
- 1999-01-21 US US09/600,685 patent/US6368932B1/en not_active Expired - Fee Related
- 1999-01-21 JP JP2000529005A patent/JP4636685B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215022A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | 半導体への不純物拡散法 |
| JPH0738123A (ja) * | 1993-06-23 | 1995-02-07 | Robert Bosch Gmbh | 半導体装置及びその製造方法 |
| JPH09129568A (ja) * | 1995-10-17 | 1997-05-16 | Robert Bosch Gmbh | シリコンウェーハの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4778176B2 (ja) * | 1999-08-12 | 2011-09-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置および製造方法 |
| JP2020027935A (ja) * | 2018-08-17 | 2020-02-20 | 実用半導体有限公司Ｅｃｏｎｏｍｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体素子、半導体基板及び半導体素子の製造方法 |
| CN110838516A (zh) * | 2018-08-17 | 2020-02-25 | 实用半导体有限公司 | 半导体元件、半导体基板及半导体元件制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1050076B1 (de) | 2003-10-22 |
| US6368932B1 (en) | 2002-04-09 |
| EP1050076A1 (de) | 2000-11-08 |
| JP4636685B2 (ja) | 2011-02-23 |
| WO1999038205A1 (de) | 1999-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2995723B2 (ja) | ウェーハ・ボンディングを利用した縦型電流半導体デバイスおよびその製作方法 | |
| US5004705A (en) | Inverted epitaxial process | |
| US6897133B2 (en) | Method for producing a schottky diode in silicon carbide | |
| EP1237200A2 (en) | High voltage semiconductor device and method for manufacturing the same | |
| JPH0734479B2 (ja) | 半導体デバイス | |
| EP0712155A2 (en) | Method for making ohmic contact to lightly doped islands from a silicide buried layer and applications | |
| US5541140A (en) | Semiconductor arrangement and method for its manufacture | |
| JPH03165577A (ja) | 半導体デバイスとその製造方法 | |
| US3997378A (en) | Method of manufacturing a semiconductor device utilizing monocrystalline-polycrystalline growth | |
| US6727525B1 (en) | Diode comprising a metal semiconductor contact and a method for the production thereof | |
| JP4636685B2 (ja) | ダイオードの製造方法 | |
| EP3195363A1 (en) | Method for manufacturing a semiconductor device comprising a thin semiconductor wafer | |
| KR100578268B1 (ko) | 다이오드들의 제조 방법 | |
| US7521774B2 (en) | Semiconductor diode and method for the production thereof | |
| US20240136409A1 (en) | Silicon carbide wafer and silicon carbide semiconductor device including the same | |
| US7154129B2 (en) | Semiconductor arrangement with a p-n transition and method for the production of a semiconductor arrangement | |
| KR100305674B1 (ko) | 가변용량 다이오드 및 그 제조방법 | |
| JP5072146B2 (ja) | 可変容量ダイオード及びその製造方法 | |
| JPH0387072A (ja) | 半導体装置 | |
| JP2024060938A (ja) | 炭化珪素ウェハおよびそれを用いた炭化珪素半導体装置 | |
| JPS6354212B2 (ja) | ||
| JPH04287978A (ja) | バラクタダイオード | |
| JPS63136660A (ja) | 半導体装置とその製造法 | |
| JPH0428144B2 (ja) | ||
| JPS6084878A (ja) | 負性抵抗特性をもつ半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091030 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100129 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100205 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100226 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100305 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101022 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |