CN110838516A - 半导体元件、半导体基板及半导体元件制作方法 - Google Patents

半导体元件、半导体基板及半导体元件制作方法 Download PDF

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Abstract

本发明公开一种半导体元件、半导体基板及半导体元件制作方法，所述半导体元件包括：一基板，该基板具有一第一表面及一第二表面；一凹部，形成于该第一表面上；及一第一掺杂区，通过在具有该凹部的该第一表面进行热扩散处理而形成于该基板内，其中，该第一掺杂区对应于该凹部的部分与该第二表面的最短距离小于该第一掺杂区对应于该第一表面的非凹部的部分与该第二表面的最短距离。

Description

半导体元件、半导体基板及半导体元件制作方法
技术领域
本发明涉及半导体元件、用以制作该半导体元件的基板、及该半导体元件的制作方法，特别是涉及一种具有凹部的半导体元件、用以制作该具有凹部的半导体元件的基板、及该具有凹部的半导体元件的制作方法。
背景技术
已知的一种PN二极管结构，是在基板的两面分别通过热扩散处理将P掺杂(例如硼或其他III A族元素)与N掺杂(例如磷或其他IV A族元素)驱入(drive-in)基板，此处理过程需要长时间以及高温，因此耗费的能量极高，是二极管元件整个制作过程中最为耗能的阶段。一般而言，在掺杂驱入的热扩散处理中，温度通常高于摄氏1100度，时间常超过150小时，而P掺杂或N掺杂的驱入深度只能达到约150～180微米(μm)。
为了让晶圆维持一定的机械强度，以避免在元件制作过程中破裂或破碎，业界的实际制程中通常4寸晶圆至少需要有350～400微米的厚度，以避免制程中发生破片的情形而造成良率降低。
一般而言，磷掺杂与硼掺杂通过热扩散的最大深度约为150微米，若晶圆厚度大于300微米，在晶圆两面分别进行磷掺杂与硼掺杂的热扩散之后，都会留下未受到二次高温驱入掺杂的区域。晶圆厚度分别减去磷掺杂与硼掺杂的扩散深度后，即为未二次掺杂区域的厚度或宽度，此数值又称为基区宽度(base width)。
根据泊松方程式(Poisson’s equation)，PN结电荷浓度及基区宽度会影响二极管元件的电压表现。另一方面，未二次掺杂区域为二极管元件中阻抗最高的区域，除了支持电压，同时也会造成电流导通的阻抗。换言之，基区宽度越大，二极管元件工作时的导通能量损耗也会越高。因此在设计元件结构时，必须严格地控制基区宽度，以控制二极管元件的正向电压(forward voltage；VF)与反向电压(reverse voltage；VR)的特性。现有技术中一般是使用外延片(Epi wafer)，在一较高掺杂的厚基板上形成较低掺杂的外延片(epilayer)，以提供足够的基板厚度(机械强度)，并设定基区宽度(前述外延片的厚度为掺杂深度加上支持所设定的反向偏压的基区宽度)来支持元件的电压表现及最低阻抗。
此外，对于具有快速恢复(recovery)特性的二极管元件设计而言，已知的一种方式是将载流子寿命抑制剂(lifetime killer)掺杂至元件中，使其分布于PN结附近的区域，当二极管元件从正向偏压模式切换到反向偏压模式时，元件中掺杂的载流子寿命抑制剂可加速PN结附近剩余电荷(即电子及空穴)的复合，从而缩短电流完全切断所需的时间，也就是反向恢复时间(reverse recovery time)。
载流子寿命抑制剂的掺杂，一般是从晶圆表面(P掺杂或N掺杂的表面)将铂(Pt)或金(Au)以热扩散方式进行掺杂。由于剩余电荷主要存在于PN结附近，为了有效地加速二极管内剩余电荷的复合，须使铂或金掺杂也分布在PN结附近。因此，具有越深PN结的二极管元件便需要更高温的热扩散处理，才足以将更高浓度的载流子寿命抑制剂驱入至更深的PN结附近，使其加速电子与空穴的复合。相对地，若无法将足够的载流子寿命抑制剂驱入足够的深度，将无法有效地缩短二极管元件的反向恢复时间。
综上所述，对二极管元件的制造而言，为了维持机械强度及制程良率，晶圆基板必须有一定的厚度，此时若欲缩小基区宽度以降低元件的阻抗，就必须提高热扩散处理的温度和/或时间，使掺杂能被驱入到足够的深度，如此不但使得制程非常耗能，也不利于进一步以掺杂载流子寿命抑制剂的手段来缩短二极管元件的反向恢复时间。因此，过去在设计二极管元件时并无法突破上述这些限制，只能视情况折衷，也缺乏控制元件参数的弹性。
发明内容
针对现有技术所存在的问题，本发明提出一种具有凹部结构的二极管元件，其制作方式是在晶圆基板上先形成凹部后，再进行热扩散处理。因此，在对应于凹部的区域，P掺杂区域与N掺杂区域的距离会缩短，从而等效地减少整个元件的基区宽度。或者说，只需要较浅的P、N掺杂区便可得到与已知不具凹部的二极管元件相当的电压/电流表现，可大幅降低热扩散处理时所需耗费的能源。
本发明的一个面向是提供一种半导体元件，其包括一基板，此基板具有一第一表面及一第二表面，该第一表面上具有一凹部；此半导体元件并包括一第一掺杂区，此第一掺杂区是通过在具有该凹部的该第一表面进行热扩散处理而形成于该基板内，使该第一掺杂区对应于该凹部的部分与该第二表面的最短距离小于该第一掺杂区对应于该第一表面的非凹部的部分与该第二表面的最短距离。在此半导体元件中，可进一步包括一第二掺杂区，其通过在该第二表面进行热扩散处理而形成于该基板内。此外，该凹部可以例如是圆柱形的空间。
本发明的另一个面向是提供一种用于制作多个半导体元件的半导体基板，其包括一晶圆，该晶圆具有一第一表面及一第二表面；并包括多个凹部，通过蚀刻处理而形成于该第一表面，该多个凹部的位置对应于所欲制作的该多个二极管元件的位置(或特定相对位置)。在此半导体基板中，该多个凹部可以例如是圆柱形空间。
使用如前段所述的半导体基板，本发明的另一个面向是提供一种半导体元件的制作方法，其步骤中包括对该半导体基板的第一表面进行热扩散处理，使该半导体基板内形成一第一掺杂区，此第一掺杂区对应于该多个凹部的部分与该第二表面的最短距离小于该第一掺杂区对应于该第一表面的非凹部的部分与该第二表面的最短距离。此处所述的半导体元件的制作方法中，可在形成该第一掺杂区之前或之后，通过对该半导体基板的该第二表面进行热扩散处理，使该半导体基板内形成一第二掺杂区，并可进一步在形成该第一掺杂区及该第二掺杂区之后，通过对该半导体基板的该第一或第二表面进行热扩散处理，使载流子寿命抑制剂被驱入该半导体基板内。
因此，根据本发明，至少可达成以下无法预期的功效：
(1)通过适当设计凹部的几何结构，例如形状、深度、宽度…等，可以更有效且更有弹性地控制二极管元件的电压/电流特性，也可更有弹性地调整制程中的其他步骤或条件；
(2)在传统二极管元件中加入凹部结构，可以降低二极管元件的正向电压VF，也就是可降低元件的能量传输损耗；
(3)具有凹部结构的二极管元件，在P、N掺杂深度相对较浅的情况下，就可达到与不具凹部结构的二极管元件相当的电压/电流特性，因此可降低热扩散处理时设备的耗能，并减少热扩散处理所需要的时间，从而提升生产效率；
(4)凹部结构若应用在快速恢复二极管上，由于PN结的深度相对较浅，载流子寿命抑制剂所需要的驱入深度也降低，使得载流子寿命抑制剂的热扩散处理的时间缩短、温度降低，并且可缩短二极管元件的反向恢复时间；
(5)加入凹部结构仍维持足够的晶圆机械强度，避免制程中发生破片的情况。换言之，在实现上述功效的同时，不需要牺牲机械强度及制程良率。此外，具有凹部结构的PN二极管元件在进行玻璃钝化处理(glass passivation process；GPP)时，所需形成的沟槽深度相对较浅，也可相对地提升晶圆机械强度与制程良率。
附图说明
图1为已知二极管元件的局部结构示意图；
图2(a)为本发明的具有凹部的半导体基板的示意图；
图2(b)为本发明的具有凹部的二极管元件的局部结构的示意图；
图2(c)为本发明的具有两个凹部的二极管元件的局部结构的示意图；
图3为本发明的具有多个凹部的晶圆的示意图；
图4(a)为用于进行计算机仿真的先前技术的二极管元件结构的示意图；
图4(b)为用于进行计算机仿真的本发明的二极管元件结构的示意图；
图4(c)为用于进行计算机仿真的另一先前技术的二极管元件结构的示意图；
图5为图4(a)、(b)、(c)所示的结构的正向电压的计算机仿真结果；
图6为图4(a)、(b)、(c)所示的结构的反向电压的计算机仿真结果；
图7为本发明的二极管结构进行载流子寿命抑制剂驱入的示意图；
图8为本发明的二极管结构进行玻璃钝化处理的示意图。
附图标记说明
1 半导体基板
2 晶圆
10 凹部
11 第一掺杂区域
12 第二掺杂区域
13 第一掺杂区域
14 第二掺杂区域
15 载流子寿命抑制剂驱入深度
16 沟槽
20 凹部
101 第一凹部
102 第二凹部
D1 距离
D2 距离
具体实施方式
本发明的具体实施方式将配合附图说明如下。其中，附图所呈现的结构或几何关系仅为示意的目的，不代表实际装置或元件的结构或几何，也不用于限制装置或元件的所有组成。例如，使用热扩散处理在半导体基板中形成的P、N掺杂区域，其掺杂浓度并非均匀分布，实际上与基板中的未掺杂区域并无明显的界线。只有当设定一掺杂浓度的临界值时，才可界定出掺杂区域的边界。同理，由于掺杂区域的几何或结构并不易以文字加以描述，在描述掺杂区域时(例如在权利要求书中)，以制造方法(例如热扩散处理)加以界定乃是更适当的方式，因为掺杂的分布会取决于掺杂与基板材料的性质、扩散温度与时间等条件，此为已知的通常知识，本发明所属技术领域中的技术人员也可由材料与制程条件轻易地推知其所对应形成的元件结构或几何。
图1为传统二极管元件的局部示意图，其中半导体基板1可例如是硅(Si)晶圆，可使用经掺杂或不经掺杂的硅晶圆。传统二极管元件的一种制作方式，是通过热扩散处理在半导体基板1的两个表面分别进行P、N掺杂，而形成图1所示的第一掺杂区域11及第二掺杂区域12。如前所述，若要维持良率并使P、N掺杂区域之间的距离(基区宽度)足够小，就必须让P、N杂质被驱入至足够的深度，也就是需要较大的扩散深度来形成深结的二极管元件。对此，图2为本发明提出的二极管元件及其制作方法的示意图。有别于图1的传统二极管结构，本发明在半导体基板1上形成一凹部10，如图2(a)所示。然后，在半导体基板1的两个表面进行P、N掺杂的热扩散处理，以形成第一掺杂区域13及第二掺杂区域14，如图2(b)所示。
如图3所示，在实际制程中，具有凹部10的基板是对晶圆2进行蚀刻而形成多个凹部20，然后进行后续的其他制程。因此，这些凹部20可对应于每个晶粒(die)的位置。
由图2(b)可看出，本发明的二极管的结构特征主要在于第一掺杂区域13的分布。由于先形成凹部10后再进行热扩散处理，第一掺杂区域13与第二掺杂区域14在对应凹部的部分会具有较近的距离D2，D2小于第一掺杂区域13与第二掺杂区域14在对应非凹部的部分的距离D1。换言之，通过凹部10的几何结构，可以控制第一掺杂区域13与第二掺杂区域14之间一部分的距离。须注意的是，图2中所呈现的凹部10的截面为矩形，其对应的立体结构可能是圆柱形空间或长方体空间，又矩形截面仅为本发明的凹部10的其中一种实施方式，其截面形状并不限为矩形，例如可为倒三角形或倒半圆形。除了形状，其几何尺寸(例如深度、宽度)也可以依需求进行适当的选择，本发明所属技术领域中的技术人员可自行加以适当地设计。此外，图2虽然仅揭示在半导体基板1的一个表面形成一个凹部10，也有可能在一个二极管元件(晶粒)的一个表面形成两个以上的凹部、或是在两个表面均形成凹部，再进行掺杂的热扩散处理。例如，在二极管元件的横向(图2(b)的水平方向)尺寸较大的情况下，若形成单个凹部无法同时满足所需的电压特性及机械强度时，可在单个晶粒上形成两个以上的凹部，每个凹部可具有相同或不同的几何结构，由此增加更多的设计弹性，实现单个凹部所无法兼顾的电压特性及机械强度。图2(c)呈现在单一二极管元件中具有两个凹部的结构示意图，根据载流子导通或复合的需求，其中两个凹部可设计为空间上对称或不对称，并且两个凹部可具有相同或不同的形状与几何结构(如图2(c)所示的截面，第一凹部101与第二凹部102为矩形截面，其宽度可不同，且两个凹部相对于图2(c)的横向中心点可非对称地设置；若从图2(c)上方俯视，第一凹部101与第二凹部102可为非相同大小的特定分布)。
本发明的实施方式中，凹部的形成及掺杂的热扩散处理均为已知的半导体制造技术，即使本说明书中并未就制程细节与参数详加说明，本发明所属技术领域中的技术人员当可基于现有技术而加以实现。例如，对PN二极管而言，凹部可依照元件与制程特性选择形成于P掺杂的表面或N掺杂的表面。
本发明提出的具有凹部的二极管元件，通过在基板上形成凹部而改变至少一个掺杂区域的分布，从而可改变二极管元件的特性。以下将以电压/电流的表现为例，通过计算机仿真的方式呈现本发明对于提升二极管元件特性的功效。图4(a)至图4(c)为进行计算机仿真所使用的元件结构：图4(a)为现有技术的二极管元件结构；图4(b)为本发明的具有凹部的二极管元件结构，其掺杂的热扩散处理的温度及时间与图4(a)相同；图4(c)也为现有技术的二极管元件结构，只是其相较于图4(a)使用更高温及更长时间的掺杂的热扩散处理，因此相较于图4(a)其掺杂扩散深度更深、基区宽度更小。在图4(a)至图4(c)中，横轴与纵轴的单位均为微米，各元件的掺杂极性如图中所示。根据图4(a)至图4(c)的三种结构，图5为计算机仿真所得到的正向偏压特性。由图5可看出，本发明的元件结构(图4(b))相较于使用相同掺杂扩散条件的现有二极管元件(图4(a))，可以大幅地降低正向电压VF(正向偏压时的导通压降)。而即使大幅度地加深现有二极管元件中的掺杂扩散深度(图4(c))，其VF仍高于本发明。换言之，本发明的具有凹部的二极管元件，可以在相同的掺杂扩散条件(相当于同等耗能程度)下，得到更低的VF；且现有技术即使掺杂的扩散深度更深(相当于更耗能)，其降低VF的效果仍不及本发明。另一方面，图6示出本发明的元件结构在反向偏压时所呈现的电压/电流特性与现有技术并无明显的差异。基于相同原理，对本发明所属技术领域的技术人员而言，可以预期包括两个以上凹部的二极管元件(例如图2(c)所示者)也会具有类似的电压/电流特性，且多个凹部更可增加设计上的弹性，例如但不限于：正向电流密度的控制(电流密度与导通阻抗密切相关)，或者通过较小的凹部设计(或局部无凹部)提升晶粒特定部位的机械强度。
由前段说明可知，本发明的具有凹部的二极管元件确实可以改善(或者至少改变)元件的特性。因此，在实际的元件设计过程中，借助于计算机仿真技术，本发明的凹部结构可针对应用领域、预期的元件特性、制程能力、成本等考虑加以变化，而得到有效达成目的的元件结构与制程条件参数。换言之，对本发明所属技术领域中的技术人员而言，通过简单尝试即可决定出最佳或者最合适的元件结构与制程条件参数。在实际制程中，由于蚀刻、热扩散处理、元件结构与特性的测量等技术均已十分成熟，本发明所属技术领域中的技术人员也仅需要简单尝试，即可实现本发明的结构并验证其效果。
除了电压/电流特性之外，以下进一步说明本发明的具有凹部的二极管元件所具有的其他功效。
为了使二极管元件具有快速恢复的特性，已知的一种做法是将载流子寿命抑制剂(例如金或铂)掺杂至元件的PN结附近。若将图2(b)所示的具有凹部的二极管元件结构通过热扩散处理进行载流子寿命抑制剂的掺杂，可形成如图7所示的结构；其中，上图、下图分别表示从两个表面进行扩散的驱入深度15。本发明的二极管元件对于载流子寿命抑制剂的掺杂的有益效果至少有两方面。首先，表面的凹部结构可以让载流子寿命抑制剂更容易被驱入至理想的深度；其次，具有凹部结构的二极管元件，可以采用较浅的PN掺杂区域，因此载流子寿命抑制剂也对应地只需要被驱入至较浅的深度。再者，凹部结构可以形成于晶粒范围的特定区域及深度，也有助于将载流子寿命抑制剂掺杂到特定的位置，产生所需的特定的晶粒反向恢复时间及波形。因此，配合前述的说明，本发明通过在二极管元件上形成凹部，除了可以视需要控制凹部形成的条件(例如但不限于：形成于P或N掺杂的表面、凹部数量、每一凹部的几何结构等)，并可进一步控制载流子寿命抑制剂的掺杂条件(例如但不限于：从有凹部或无凹部的表面进行扩散、从P或N掺杂的表面进行扩散、扩散温度及时间等)，来实现所需的元件特性。
在已知的二极管制造过程中，可以加入玻璃钝化制程(glass passivationprocess；GPP)，主要包括形成沟槽并填入玻璃，而形成如图8所示的元件结构。其中，用于填入玻璃的沟槽16的深度会受到第二掺杂区域14的深度的影响。如前所述，本发明提出的具有凹部的二极管元件，可降低第二掺杂区域14的深度，从而降低沟槽16所需的深度。在玻璃钝化过程中形成较浅的沟槽，除了可相对提高制程的良率，在使用湿法蚀刻形成沟槽时，较深的沟槽容易在沟槽顶部形成鸟嘴状而导致玻璃附着或包覆效果不良，而较浅的沟槽则可避免这些问题。
以上所述仅为本发明实施方式与功效的例示，并非穷尽列举所有可能的变化。根据本发明的概念，本发明所属技术领域中的技术人员，可依据本说明书揭露的内容自行变化而轻易实现本发明的概念所涵盖的各种具体变化。申请人主张的权利范围如权利要求书所载，其中各权利要求的含义及等同范围均为本专利的权利范围所涵盖。

Claims (10)

1.一种半导体元件，其特征在于，包括：
一基板，所述基板具有一第一表面及一第二表面；
一第一凹部，形成于所述第一表面上；及
一第一掺杂区，通过在具有所述第一凹部的所述第一表面进行热扩散处理而形成于所述基板内，
其中，所述第一掺杂区对应于所述第一凹部的部分与所述第二表面的最短距离小于所述第一掺杂区对应于所述第一表面的非所述第一凹部的部分与所述第二表面的最短距离。
2.如权利要求1所述的半导体元件，其特征在于，进一步包括：一第二掺杂区，通过在所述第二表面进行热扩散处理而形成于所述基板内。
3.如权利要求1所述的半导体元件，其特征在于，所述第一掺杂区域为P掺杂区域或N掺杂区域。
4.如权利要求1所述的半导体元件，其特征在于，进一步包括一第二凹部，所述第二凹部具有与所述第一凹部相同或不同的几何结构，所述第二凹部与所述第一凹部对称或不对称地形成于所述第一表面上。
5.一种用于制作多个半导体元件的半导体基板，其特征在于，包括：
一晶圆，所述晶圆具有一第一表面及一第二表面；及
多个第一凹部，通过蚀刻处理而形成于所述第一表面，所述多个第一凹部的位置对应于所需制作的多个二极管元件的位置。
6.如权利要求5所述的用于制作多个半导体元件的半导体基板，其特征在于，进一步包括多个第二凹部，通过蚀刻处理而与所述多个第一凹部同时形成于所述第一表面，所述多个第二凹部的位置对应于所需制作的所述多个二极管元件的位置。
7.如权利要求5所述的用于制作多个半导体元件的半导体基板，其特征在于，所述多个第一凹部为圆柱形或长方体空间。
8.一种半导体元件的制作方法，使用如权利要求5所述的半导体基板，其特征在于，包括：
对所述半导体基板的第一表面进行热扩散处理，使所述半导体基板内形成一第一掺杂区，
其中，所述第一掺杂区对应于所述多个第一凹部的部分与所述第二表面的最短距离小于所述第一掺杂区对应于所述第一表面的非所述多个第一凹部的部分与所述第二表面的最短距离。
9.如权利要求8所述的半导体元件的制作方法，其特征在于，进一步包括：在形成所述第一掺杂区之前或之后，通过对所述半导体基板的所述第二表面进行热扩散处理，使所述半导体基板内形成一第二掺杂区。
10.如权利要求8或9所述的半导体元件的制作方法，其特征在于，进一步包括：在形成所述第一掺杂区及所述第二掺杂区之后，通过对所述半导体基板的所述第一或第二表面进行热扩散处理，使载流子寿命抑制剂被驱入所述半导体基板内。
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