KR100578268B1 - 다이오드들의 제조 방법 - Google Patents
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Abstract
본 발명은 제너 다이오드 제조 방법에 관한 것이다. 상기 방법은 중성 필름을 이용하여 평평하고 깊은 도핑 프로파일을 제조하기 위한 두개 부품 필름 확산 단계를 포함하고 있다.
웨이퍼, 도펀트, 층, 칩, 필름
Description
본 발명은 독립 청구항의 전제부에 따른 방법에 관한 것이다.
그러한 방법은 도핑 필름이 사용되는 DE 43 20 780에 이미 공지되어 있다.
독립 청구항의 특징을 갖는 본 발명의 방법의 장점은 더욱 평평한 도핑 프로파일이 형성될 수 있으며 이 경우 표면 농도는 더 낮다는 것이다. 웨이퍼의 깊이로 도핑 농도의 프로파일이 평평해짐으로써, 다이오드의 순방향 전압이 더 낮아진다. 마찬가지로 예를 들어 100 A의 높은 전류에서 항복 전압이 현저히 작아진다. 즉, 다이오드 내의 벌크 저항(bulk resistance)이 감소된다. 또한, 다이오드가 간단하게 제조될 수 있는데, 왜냐하면 다이오드의 제너 전압이 실제 PN-접합을 만드는 대량 생산의 제 2 확산시에 나타나는 변동에 대해 덜 민감하기 때문이다. 낮은 도핑 농도 프로파일과 동시에 약한 표면 농도를 만들 수 있으므로, 상기 PN-접합을 만드는 제 2 확산이 더 낮게 도핑된 도핑 필름을 이용해 실시될 수 있다. 그러므로, 대량 생산에서 제너 전압은 특별한 조치 없이도 더 양호해지거나 또는 유지될 수 있다. 더 약한 2차 도핑을 통해 상기 실리콘 웨이퍼의 표면 역시 불순물로 강하게 농축되지 않으므로, 실리콘 결정 격자는 방해받지 않으며 웨이퍼의 휘어짐이 방지된다. 그 외의 장점으로는 사용된 중성 필름이 동시에 다른 드라이브-인 동안에 보호 수단의 역할을 한다는 것이다. 이것은 이미 도핑된 실리콘 표면에 배치되고 부가의 표면 커버링 없이 도핑 원자의 다른 드라이브-인 동안에 표면 오염을 확실히 방지한다.
종속항에 제시된 조치를 통해 독립항에 제시된 방법의 유리한 개선이 가능해진다. 제 2의 부분 단계에서 중성 필름으로 웨이퍼의 상측을 커버하는 것이 특히 바람직하다. 이 경우 상기 웨이퍼의 하측은 매우 강한 도핑을 위한 도핑 필름으로 커버된다. 그 때문에, 한편으로는 깊은(deep) 도핑 프로파일을 얻을 수 있으며 다른 한편으로는 웨이퍼의 하측을 강하게 도핑하여 다이오드의 양호한 후면 결합이 가능해진다.
도핑 필름에 반대되는 도전형의 다른 적용을 통해 다이오드의 PN-접합의 간단하고 허용오차(error tolerant)내의 제조가 가능해진다.
도 1 은 제너 다이오드 칩의 도면.
도 2a 내지 도 2f는 제조 단계의 도면.
도 3 은 도핑 농도 곡선.
도 4 는 다른 도핑 농도 곡선.
도 1에는 칩(1)에서 본 발명의 방법에 따라 제조되는 제너 다이오드 장치 (zener diode arrangement)가 도시되어 있다. 이 칩(1)은 n-도핑된 층(3), 그 아래에 있는 약하게 n-도핑된 층(4) 및 이 층(4) 아래에 있는 강하게 n-도핑된 층(5)을 갖는다. 상기 칩(1)의 상측(upper side)은 p-도핑 층(2)에 의해 커버되고, 상기 칩은 상측의 가장자리 영역에 스텝(7)을 가지므로, 상기 p-층(2)은 상측의 중앙 영역에서 n-층(3)을 커버하는 한편, 상측의 가장자리 영역에서는 약하게 n-도핑된 층(4)을 커버한다. 상기 p-층(2) 뿐만 아니라 강하게 n-도핑된 층(5) 역시 금속 코팅(metallic coating)(6)으로 커버된다. 웨이퍼의 상측으로부터 웨이퍼 내부로 n-도핑 원자(doping atom)의 침투 깊이는 d로 표시되어 있다.
상기 금속 코팅(6)은 제너 다이오드의 애노드 또는 캐소드 접점으로서 작용하며, 강하게 n-도핑된 층(5)을 통한 양호한 후면 결합이 보장된다. 상기 제너 다이오드의 pn-접합은 상기 층(2)과 층(3) 사이의 접합으로 형성된다.
도 2a 내지 2f에는 본 발명에 따른 방법의 실시예가 도시되어 있다. 도 2a에는 웨이퍼(20)가 도시되어 있으며, 이것의 상측은 제 1 도핑 필름(23)으로 커버되고 하측은 제 2 도핑 필름(24)으로 커버된다. 이 때 제 1 도핑 필름은 강하게(strongly) n-도핑된 층의 제조에 사용되며, 제 2 도핑 필름은 매우 강하게 (very strongly) n-도핑된 층의 제조에 사용된다. 이 웨이퍼(20)는 n-형(type)이고 나중에 n-층(4)의 도핑 농도를 갖는다. 상기 웨이퍼(20)는 다른 웨이퍼들과 함께 스택된다. 이 때 상기 웨이퍼(20)들 사이에 교대로 제 1 또는 제 2 도핑 필름이 위치한다. 상기 웨이퍼 스택은 약 30분 내지 약 3시간 동안 약 1200℃ 내지 1300℃에서 산화 분위기로 확산로(diffusion oven)에서 가열된다. 이런 처리를 통해 상측에서는 강하게 n-도핑된 커버층(18)이 그리고 하측에서는 매우 강하게 n-도핑된 커버층(19)이 형성된다. 그 후, 웨이퍼가 분리되고, 형성된 산화물층이 제거된다. 후속 단계에서 도펀트가 드라이브-인되어, 상기 커버층(18, 19) 내에 놓인다. 이는 마찬가지로 웨이퍼의 스택에 의해 이루어지지만, 이제 (도 2b) 선행 단계(도 2a)에 비하여 웨이퍼의 앞면이 중성 필름(25)으로 그리고 후면이 매우 강하게 n-도핑된 도핑 필름(24)으로 커버된다. 즉, 이번에는 웨이퍼 스택의 웨이퍼들 사이에서 중성 필름과 도핑 필름(24)이 교대한다. 이 웨이퍼 스택은 약 30 내지 120 시간 동안 1200℃ 내지 1300 ℃에서 앞서와 같은 확산로에서 산화 분위기로 가열된다. 그 후, 다시 웨이퍼는 분리되고, 형성된 산화물층들이 제거된다. 웨이퍼 스택에서의 상기 제 2 가열을 통해 n-도핑 층(3)과 강하게 n-도핑된 층(5)이 형성된다. 후속 단계에서 (도 2c) 트렌치(22)는 웨이퍼의 상측에 형성된다. 이는 소잉(sawing) 또는 에칭을 통해 이루어진다. 상기 트렌치(22)는 부분층(3)을 완전히 뚫고 들어가 층(4) 내로 돌출한다. 이 트렌치(22)에 의해 분할선(21)이 규정되고(참고 도 2f), 이 선을 따라서 나중에 웨이퍼가 개별적인 제너 다이오드 칩으로 분할된다. 그러므로 상기 웨이퍼(20)의 상측은 나중에 다이오드의 에지 구조로서 이용되는 트렌치(22)를 소잉함으로써 정사각형 또는 직사각형의 세그먼트로 분할되고(도시되지는 않았다), 이 세그먼트는 나중에 개별 칩의 상측에 해당한다. 그 후, 가는 금이 그어진 웨이퍼가 탈이온수로 린스된다. 후속 단계에서 (도 2d) 상기 다이오드의 PN-접합이 만들어진다. 이 때, 부분층(3)이 p-형의 제 3의 도핑 필름(26)으로 커버됨으로써, 필름 확산(film diffusion)이 실시된다. 15 시간 내지 30 시간의 확산 시간 및 1200 ℃ 내지 1300 ℃의 퍼니스 온도에서 웨이퍼의 상측에 p-층(2)이 형성되고, 이것은 부분층(3)과 (트렌치(22) 내의) 층(4)을 커버한다. 이 도핑 필름(26)이 상기 트렌치(22)를 완전히 코팅하지 않고 도 2d에 도시된 것처럼 단지 커버할지라도, 상기 트렌치 안에 연속적인 p-층(2)이 형성되는데, 왜냐하면 고온에서 도펀트가 액상으로 웨이퍼 표면에 제공되어 트렌치 안으로 도달하기 때문이다. 이 확산 단계에서 선택적으로 웨이퍼(20)의 후면이 제 2의 도핑 필름(24)으로 커버되므로, 이 확산 단계 역시 웨이퍼 스택에서 이루어질 수 있다. 후속 단계(도 2e)에서 웨이퍼(20)의 상측과 하측에 금속 코팅(6)이 제공된다. 그 후(도 2f), 상기 웨이퍼의 하측은 소잉 필름(27)에 접착되고 웨이퍼는 분할선(21)을 따라서 소잉되므로, 웨이퍼 결합체에 병렬로 제조된 다이오드의 개별화 작업이 이루어진다.
선택적으로 도 2b에 도시된 단계는 트렌치(22) (도 2c)의 형성 후에 실시될 수 있는데, 그로 인해 트렌치(22)의 형성에 의해 생기는 결정 손상이 어닐링될 수 있다. p-도펀트로서 예를 들어 붕소가, n-도펀트로서 인이 사용된다.
선택적으로 강한 또는 매우 강한 농도의 n-도핑 원자에 의한 상기 웨이퍼(20)의 상측 또는 하측의 커버가 (도 2a에서 도시된 것처럼) 필름에 의한 커버링 대신에 기상 커버링, 도핑액을 사용한 스핀-온 방법 및/또는 이온 주입 또는 그 밖의 공지된 도핑 방법을 통해 이루어진다.
도 2a에 설명된 도핑 필름을 사용한 커버링 조치가 (특히 스택 기술과 결합하여) 대안으로서 앞서 인용된 조치들에 비해 가지는 장점은 대량 생산하기에 쉽고 매우 적합하다는 것이다.
도 3에는 침투 깊이(d)에 대한 도펀트 농도(N)의 곡선을 나타내는 다이어그램이 도시되어 있다. 종래의 도핑 프로파일(doping profile)(30)은 본 발명의 방법에 의해 형성될 수 있는 새로운 도핑 프로파일(31)과 대조된다. 여기에는 n-도핑 원자의 농도가 도시되어 있는데, 이는 도 2a와 2b에 도시된 바와 같은 2개의 확산 부분 단계로부터 발생되는 그 깊이 곡선에 나타난다. 상기 웨이퍼 안에 깊이 도달하는 (40 ㎛ 내지 110 ㎛) 새로운 평평한 도핑 프로파일(31)에 의해, 종래의 도핑 프로파일(30)을 가지는 제너 다이오드에 비해 현저히 감소된 순방향 전압을 갖는 제너 다이오드가 형성된다. 그 외에도 높은 전류(예를 들어 100 A)에서 항복 전압은 DE 43 20 780의 종래의 방법에 비하여 본 발명의 방법을 통해 20% 이상 감소된다. 본 발명의 방법에 의해 만들어지는 다이오드는 펄스 고정되고 제너 전압의 작은 분산 및 낮은 순방향 전압을 갖는다. 이 때 도핑 필름에 의한 균일한 커버를 통해 그리고 중성 필름을 사용한 깊은 드라이브-인을 통해 높은 수율이 얻어질 수 있다.
도 4에는 위치 d(위치 d의 정의는 도 1 참조)에 따른 도핑 농도 c의 다이어그램에서 3가지 도핑 농도 곡선(100, 200, 300)이 도시되어 있다. 이 프로파일은 도 2b에 도시된 단계 직후 200 마이크로미터 두께의 웨이퍼의 상태에 관한 것이다. 상기 곡선(100)은 예를 들어 19 V 내지 25 V의 제너 전압을 가지는 제너 다이오드의 제조에 사용되고, 곡선들(200, 300)은 34 V 내지 40 V의 또는 50 내지 56 V의 제너 전압에 사용된다. 도 1의 영역(4)은 도 4에서 40 마이크로미터의 폭으로 표시된 영역에 상응한다. 그러나 이 폭은 일정한 제너 전압의 조정에는 중요한 사항이 아니며, 다른 값(전형적으로는 20 ㎛ 내지 120 ㎛)을 가질 수도 있다. 파선(400)은 도 2d의 단계에서 만들어진, 깊이 파여진 영역(22)의 밖에 있는 pn-접합의 위치를 표시하고 있다.
도면에 도시된 여러 도핑 농도 곡선은 원하는 제너 전압에 따라 적절한 농도의 도핑 원자를 가지는 도핑 필름(23)의 선택 시에 정해진다. 그 대신에 또는 그와 결합하여, 도핑 필름(23)으로 상기 웨이퍼를 커버링하는 시간은 나중에 결과되는 제너 전압의 변경을 위해 변화될 수 있다. 완성된 개별 다이오드의 에지 영역에서의 항복 전압은 트렌치 구조 때문에 영향받지 않게 되고 예를 들어 항상 140 V의 값을 갖는다. 제너 전압을 높이기 위해 더 낮게 도핑된 도핑 필름(23)을 선택하는 대신 또는 그와 결합하여, 더 높게 도핑된 도핑 필름(26)이 제조 공정에서 사용될 수 있다.
선택적으로 여기에서도 강한 또는 매우 강한 농도의 n-도핑 원자로 웨이퍼(20)의 상측 또는 하측을 커버링하는 것이 (도 2a에 도시된 것처럼) 필름에 의한 커버링을 통해 이루어지는 대신에 기상 커버링, 도핑액을 사용한 스핀 온 방법 및/또는 이온 주입 또는 그 밖에 종래의 도핑 방법에 의해 이루어질 수 있다.
Claims (11)
- 웨이퍼(20)가 상부의 부분층(3), 그 아래에 있는 제 2 부분층(4) 및 하부의 부분층(5)을 가지며, 모든 부분층(3, 4, 5)은 동일한 도전형을 가지며, 제 1 부분층(3)의 도펀트 농도는 상기 제 2 부분층(4)의 도펀트 농도보다 크고 상기 하부의 부분층(5)의 도펀트 농도는 상기 상부의 부분층 및 상기 제 2 부분층의 도펀트 농도보다 큰, 웨이퍼의 제조 단계,상기 제 1 부분층(3)을 통해 상기 제 2 부분층(4)까지 이르는 트렌치(22)를 상기 웨이퍼(20)의 상측에 형성하는 단계,상기 제 1 부분층(3)의 제 1 층(2)의 도전형을 변경하는 도펀트를 상기 웨이퍼(20)의 상측에 도입하는 단계,상기 웨이퍼(20)의 상측과 하측에 금속 코팅(6)을 제공하는 단계, 및형성된 상기 트렌치(22)를 따라서 개별 칩(1)으로 상기 웨이퍼를 분할하는 단계를 포함하는 반도체 장치의 제조 방법에 있어서,상기 부분층(3,4,5)의 제조는,제 1 부분 단계에서 강한 농도의 도핑 원자로 상측이 커버되고 매우 강한 농도의 도핑 원자로 하측이 커버되며,제 2 부분 단계에서 도핑 원자의 드라이브-인이 이루어지고, 상측은 중성 필름으로 커버되고 하측은 매우 강한 도핑을 위한 도핑 필름(24)으로 커버됨으로써 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 부분 단계에서 상측이 강한 도핑을 위한 도핑 필름(23)으로 커버되고 하측이 매우 강한 도핑을 위한 도핑 필름(24)으로 커버되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 부분 단계는 기상 커버링, 도핑액을 사용한 스핀 온 방법 및/또는 이온 주입 또는 그 밖의 종래의 도핑 방법에 의해 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 층(2)의 도전형을 변경하기 위해 상기 웨이퍼(20)의 상측으로 도펀트를 도입하는 과정은 다른 도핑 필름(26)에 의한 상측의 커버링 과정을 포함하며, 상기 다른 도핑 필름의 도핑 원자는 매우 강한 도핑을 위한 도핑 필름(24)의 도핑 원자에 반대되는 도전형을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 층(2)의 도전형을 변경하기 위해 상기 웨이퍼(20)의 상측으로 도펀트의 도입과 동시에 하부의 상기 부분층(5)의 도핑 및/또는 두께가 강화되거나 확대되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 4 항에 있어서, 하부의 부분층의 두께의 확대 또는 도핑의 강화는 매우 강한 도핑을 위한 도핑 필름(24)에 의한 상기 웨이퍼의 하측의 커버링을 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 웨이퍼 스택에서 도핑 필름으로 앞면과 후면을 커버하는 과정이 이루어지므로, 스택 내부에서 각각의 도핑 필름의 전면과 후면이 웨이퍼 스택의 웨이퍼의 상측 또는 하측과 접촉하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 제너 전압을 다양하게 조정하기 위해 제 1 확산 단계에서 커버링을 위한 도핑 필름(23) 또는 제 2 확산 단계에서 도핑 필름(26)이 도펀트 함량에 있어서 변경되거나 도핑 필름(23)에 의한 커버링 시간이 조정되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 트렌치(22)는 소잉(sawing) 또는 에칭 공정을 통해 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 소잉 전에 상기 웨이퍼가 소잉 필름(sawing film) 위에 제공되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 2 부분 단계가 선택적으로 상기 트렌치의 형성 전에 또는 후에 이루어지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
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