KR20010034251A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 제너 다이오드 제조 방법에 관한 것이다. 상기 방법은 중성 필름을 이용하여 평평하고 깊은 도핑 프로파일을 제조하기 위한 두개 부품 필름 확산 단계를 포함하고 있다.
Description
그러한 방법은 도핑 필름이 이용되는 DE 43 20 780에 이미 공지되어 있다.
본 발명은 독립항의 전제부에 따른 방법에 관한 것이다.
도 1 은 제너 다이오드 칩의 도면.
도 2a 내지 도 2f는 제조 공정 단계의 도면.
도 3 은 도핑 농도 그래프.
도 4 는 다른 도핑 농도 그래프.
독립항의 특징을 가지는 본 발명의 방법의 장점은 더욱 평평한 도핑 곡선이 형성될 수 있으며 이 경우 표면 농도는 더 낮다는 것이다. 그 때문에, 웨이퍼의 내부에서 도핑 농도의 그래프는 평평해짐으로써, 다이오드의 흐름 전압이 더 낮아진다. 마찬가지로 예를 들어 100A의 높은 전류에서 항복 전압이 확실하게 작아지는, 즉 벌크 저항(bulk resistance)이 다이오드 안에서 감소된다. 또한, 다이오드가 간단하게 제조될 수 있는데, 왜냐하면 다이오드의 제너 전압이 자체의 PN-접합을 만드는 대량 생산에서 제 2 확산시에 어느 정도의 요동에 대해 덜 민감하기 때문이다. 그와 동시에 낮은 도핑 농도 그래프에서 약한 표면 농도를 만들 수 있으므로, 상기 PN-접합을 만드는 제 2 확산이 더 낮게 도핑된 도핑 필름을 이용해 실시된다. 그러므로, 대량 생산에서 제너 전압은 특별한 조치 없이도 양호하거나 또는 준수하게 될 수 있다. 가능성이 있는, 더 약한 2차 도핑을 통해 상기 실리콘 웨이퍼의 표면 역시 불순물로 리치(rich)되므로, 실리콘 결정 그리드는 장애받지 않으며 웨이퍼의 휘어짐이 방지된다. 그 외의 장점으로는 사용된 중성 필름이 동시에 다른 주입에서 보호 장치(protection)로서 이용된다는 것이다. 이것은 이미 도핑된 실리콘 표면에 제공되고 부가의 표면 커버 없이 도핑 원자의 다른 주입에서 확실히 표면 오염을 감소시킨다는 것이다.
종속항에 설명된 조치를 통해 독립항에 제공된 방법의 유리한 개선이 가능해진다. 특히 장점으로는 제 2의 부분 단계에서 중성 필름으로 웨이퍼의 상측이 커버된다는 것이며, 이 경우 상기 웨이퍼의 하측이 매우 강한 도핑을 위한 도핑 필름으로 커버된다. 그 때문에, 한 편으로는 깊은(deep) 도핑 곡선을 얻을 수 있으며 다른 한 편으로는 웨이퍼의 하측을 강하게 도핑하여 다이오드의 양호한 후측 연결(back side bonding)이 가능해진다.
도핑 필름에 반대되는 도전 형태의 다른 적용을 통해 다이오드의 PN-접합의 간단하고 특히 실패 허용오차(failure tolerant)내의 제조가 가능해진다.
도 1에는 칩(1)에서 본 발명의 방법에 따라 제조되는 제너 다이오드-배열 (zener diode arrangement)이 도시되어 있다. 이 칩(1)은 n-도핑된 층(3), 그 아래에 있는 약하게 n-도핑된 층(4) 및 이 층(4) 아래에 있는 강하게 n-도핑된 층(5)을 갖는다. 상기 칩(1)의 상측(upper side)은 p-도핑 층(2)에 의해 커버되고, 이 경우 상기 칩은 상측의 가장자리 영역에서 스테이지(stage)(7)를 가지므로, 상기 p-층(2)은 상측의 중앙 영역에서 n-층(3)을 커버하는 반면, 상측의 가장자리 영역에서는 약하게 n-도핑된 층(4)을 커버한다. 상기 P-층(2) 뿐만 아니라 강하게 n-도핑된 층(5) 역시 금속 코팅(metallic coating)(6)으로 커버된다. 웨이퍼의 상측으로부터 웨이퍼 내부로 n-도핑 원자(doping atom)의 침투 깊이는 d로 표시되어 있다.
상기 금속 코팅(6)은 제너 다이오드의 애노드 또는 캐소드 접점으로서 작용하며, 강하게 n-도핑된 층(5)에 의한 양호한 후측 결합이 보장된다. 상기 제너 다이오드의 pn-접합은 상기 층(2)과 층(3) 사이의 전이부를 통해 형성된다.
도 2a 내지 2f에는 본 발명에 따른 방법의 실시예가 도시되어 있다. 도 2a에는 웨이퍼(20)가 도시되어 있으며, 이것의 상측은 제 1 도핑 필름(23)으로 커버되고 하측은 제 2 도핑 필름(24)으로 커버된다. 이 때 제 1 도핑 필름은 강하게(strongly) n-도핑된 층의 제조에 이용되지만 제 2 도핑 필름은 매우 강하게 (very strongly) n-도핑된 층의 제조에 이용된다. 이 웨이퍼(20)는 n-형(type)이고 나중에 n-층(4)의 도핑 농도를 갖는다. 상기 웨이퍼(20)는 다른 웨이퍼들과 함께 적층된다. 이 때 상기 웨이퍼(20)들 사이에 교대로 제 1 또는 제 2 도핑 필름이 위치한다. 상기 웨이퍼 스테이플(wafer staple)은 약 30분 내지 3시간 동안 약 1200 내지 1300℃에서 산화 작용의 대기에서 확산로(diffusion oven)에서 가열된다. 이런 처리를 통해 상측에서는 강하게 n-도핑된 커버층(18)이 그리고 하측에서는 매우 강하게 n-도핑된 커버층(19)이 형성된다. 그 후, 웨이퍼가 분할되고, 만들어진 산화층이 제거된다. 다른 공정에서 상기 커버층(18, 19) 안에서 도펀트의 주입이 이루어진다. 이는 마찬가지로 웨이퍼의 적층을 통해 이루어지지만, 이제 (도 2b) 앞의 단계(도 2a)에 비하여 웨이퍼의 앞쪽이 중성 필름(25)으로 그리고 뒤쪽이 매우 강하게 n-도핑된 도핑 필름(24)으로 커버되는, 즉 이번에는 웨이퍼 스테이플의 웨이퍼들 사이에서 중성 필름과 도핑 필름(24)이 교대한다. 이 웨이퍼 스테이플은 약 30 내지 120 시간 동안 1200 내지 1300 ℃에서 앞서와 같은 확산로에서 산화 작용의 대기에서 가열된다. 그 후, 다시 웨이퍼는 분리되고, 형성된 산화층들이 제거된다. 웨이퍼 스테이플에서 2차 가열을 통해 n-도핑 층(3)과 강하게 n-도핑된 층(5)이 형성된다. 다른 단계에서 (도 2c) 트렌치(22)는 웨이퍼의 상측에 제공된다. 이는 소잉(sawing) 작업을 통해 또는 에칭 공정에서 이루어진다. 상기 트렌치(22)는 부분 층(3)을 완전히 뚫고 들어가 층(4) 안에 형성된다. 이 트렌치(22)를 지나는 분할선(21)이 정해지고(참고 도 2f), 이 선을 따라서 나중에 웨이퍼가 개별적인 제너 다이오드 칩으로 분할된다. 그러므로 상기 웨이퍼(20)의 상측은 나중에 다이오드의 가장자리 구조로서 이용되는 트렌치(22)를 소잉함으로써 정사각형 또는 직사각형의 세그먼트로 분할되고(도시되지는 않았다), 이 세그먼트는 나중에 개별 칩의 상측에 일치한다. 그 후, 가는 금이 그어진 웨이퍼가 탈이온화된 물에서 린스된다. 다른 공정에서 (도 2d) 상기 다이오드의 PN-접합이 만들어진다. 이 때, 부분 층(3)이 p-형의 제 3의 도핑 필름(26)으로 커버됨으로써, 필름 확산(film diffusion)이 실시된다. 15 - 30 시간의 확산 시간 및 1200 - 1300 ℃의 오븐 온도에서 웨이퍼의 상측에 p-층(2)이 형성되고, 이것은 부분 층(3)과 (트렌치(22)에서) 층(4)을 커버한다. 이 도핑 필름(26)이 상기 트렌치(22)를 완전히 채우지(line) 않고 도 2d에 도시된 것처럼 단지 커버되어 있을지라도, 상기 트렌치 안에 연속적인 p-층(2)이 형성되는데, 왜냐하면 고온에서 도펀트가 액체의 형태로 웨이퍼 표면에 제공되고 트렌치 안에도 도달하기 때문이다. 이 확산 단계에서 선택적으로 웨이퍼(20)의 뒤쪽은 제 2의 도핑 필름(24)으로 커버되므로, 이 확산 단계 역시 웨이퍼 스테이플에서 이루어질 수 있다. 이 단계(도 2e)에서 웨이퍼(20)의 상측과 하측이 금속 코팅(6)을 갖는다. 그 후(도 2f), 상기 웨이퍼의 하측은 소잉 필름(27)과 접착되고 웨이퍼는 분리선(21)을 따라서 소잉되므로, 전체 웨이퍼에서 병렬로 제조된 다이오드의 개별화 작업이 이루어진다.
선택적으로 도 2b에 도시된 방법 단계는 트렌치(22) (도 2c)의 제공 후에 실시되므로, 트렌치(22)의 제공을 통해 형성되는 결정 손상(crystal harms)이 치유(curing)되는 것이 유리하다. p-도펀트로서 예를 들어 붕소가, n-도펀트로서 인이 이용된다.
선택적으로 강한 또는 매우 강한 농도의 n-도핑 원자에 의한 상기 웨이퍼(20)의 상측 또는 하측에 대한 커버가 (도 2a에서 도시된 것처럼) 필름에 의한 커버 대신에 가스 페이즈 커버(gas phase cover), 도핑액의 이용 하에서 및/또는 이온 주입을 이용한 스핀-온 방법 또는 그 밖에 공지된 도핑 방법을 통해 이루어진다.
도 2a에 설명된 도핑 필름을 이용한 커버가 (특히 스테이플링 기술(stapling technic)과 결합하여) 상기 조치들에 비해 가지는 장점은 대량 생산하기에 쉽고 양호해진다는 것이다.
도 3에는 침투 깊이(d)에 대한 도펀트 농도(N)의 그래프를 나타내는 다이어그램이 도시되어 있다. 이 때 종래의 도핑 곡선(doping profile)(30)은 새로운 도핑 곡선(31)과 대조되고, 이는 본 발명의 방법으로 만들어질 수 있다. 이 때 상기 n-도핑 원자의 농도가 도시되어 있으며, 도 2a와 2b에 도시된 것처럼 2개의 확산 분리 단계로부터 도출된다. 상기 웨이퍼 안에 깊이 도달하는 (40 - 110㎛) 새로운 평평한 도핑 곡선(31)을 가지는 제너 다이오드가 얻어지고, 그의 흐름 전압은 종래의 도핑 곡선(30)을 가지는 제너 다이오드와 비교하여 확실히 감소되었다. 그 외에도 항복 전압은 높은 전류(예를 들어 100A)에서 DE 43 20 780의 종래의 방법에 비하여 본 발명의 방법을 통해 20%만큼 감소된다. 본 발명의 방법을 이용해 만들어지는 다이오드는 펄스에 강하고(impulsfest) 제너 전압의 작은 분산 및 낮은 흐름 전압을 갖는다. 이 때 도핑 필름에 의한 균일한 커버를 통해 그리고 중성 필름의 사용 하에서 깊은 주입(deep driving)를 통해 높은 수율이 얻어질 수 있다.
도 4에는 위치 d를 독립 변수로 하는 도핑 농도 c의 다이어그램에서 (비교 도 1, 위치 d를 정하기 위해) 3가지 도핑 농도 그래프(100, 200 및 300)가 도시되어 있다. 이 그래프는 도 2b에 도시된 방법 단계 직후 200 마이크로미터 두께의 웨이퍼의 상태에 관한 것이다. 상기 그래프(100)는 예를 들어 19와 25 V 사이의 제너 전압을 가지는 제너 다이오드의 제조에 사용되고, 그래프(200, 300)는 34와 40 V 사이 또는 50과 56 V 사이의 제너 전압에 사용된다. 이 때 도 1의 영역(4)은 도 4에서 40 마이크로미터의 폭으로 표시된 영역에 일치한다. 그러나 이 폭은 일정한 제너 전압의 조정에는 중요한 사항이 아니며, 이것은 다른 값(전형적으로는 20㎛ - 120㎛)을 받아들일 수도 있다. 파선(400)은 도 2d의 방법 단계에서 만들어진, 깊이 파여진 영역(22)의 밖에 있는 pn-접합의 위치를 표시하고 있다.
도면에 도시된 여러 도핑 농도 그래프는 원하는 제너 전압에 따라 적절한 농도의 도핑 원자를 가지는 도핑 필름(23)의 선택 시에 정해진다. 그 대신에 또는 그와 결합하여 상기 웨이퍼의 커버 시간은 나중에 합성되는 제너 전압의 변경을 위해 변화한다. 완성된 개별 다이오드의 가장자리 영역에서의 항복 전압은 트렌치 구조 때문에 영향받지 않게 되고 예를 들어 140 V의 값을 계속 갖는다. 제너 전압을 높이기 위해 그 대신에 또는 더 낮게 도핑된 도핑 필름(23)과 결합하여 더 높게 도핑된 도핑 필름(26)이 제조 공정에서 이용될 수 있다.
선택적으로 여기에서도 강한 또는 매우 강한 농도의 n-도핑 원자를 가지는 웨이퍼(20)의 상측 또는 하측의 커버가 (도 2a에 도시된 것처럼) 필름에 의한 커버를 통해 이루어지는 대신에 가스 페이즈 커버, 도핑액을 사용한 스핀 온 방법 및/또는 이온 주입을 이용해 또는 그 밖에 종래의 도핑 방법을 이용해 이루어질 수 있다.
Claims (11)
- 웨이퍼(20)가 상부의 부분 층(3), 그 아래 있는 제 2 부분 층(4) 및 하부에 있는 부분 층(5)을 가지며, 이 경우 모든 부분 층(3, 4, 5)은 동일한 도전형을 가지며, 상기 제 1 부분 층(3)의 도펀트 농도는 제 2 부분 층(4)의 도펀트 농도보다 크고 하부에 있는 부분 층(5)의 도펀트 농도는 상부의 제 2 부분 층의 도펀트 농도보다 큰 웨이퍼의 제조 단계와,상기 제 1 부분 층(3)을 통해 제 2 부분 층(4)까지 도달가능한 웨이퍼(29)의 상측에 트렌치(22)를 제공하는 단계와,상기 제 1 부분 층(3)의 제 1 층(2)의 도전형을 변경하는 웨이퍼(20)의 상측에 도펀트를 제공하는 단계와,웨이퍼(20)의 상측과 하측에 금속 코팅(6)을 제공하는 단계와,제공된 트렌치(22)를 따라서 개별 칩(1)으로 웨이퍼를 분할하는 단계를 구비하는 반도체 장치의 제조 방법에 있어서,상기 부분 층(3,4,5)의 제조는, 제 1의 부분 단계에서 강한 농도의 도핑 원자로 상측이 커버되고 매우 강한 농도의 도핑 원자로 하측이 커버되며,다른 부분 단계에서 도핑 원자의 주입이 이루어지고, 이 경우 상측은 중성 필름으로 커버되고 하측은 매우 강한 도핑을 위한 도핑 필름으로 커버됨으로써 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 제 1 의 부분 단계에서 상측이 강한 도핑을 위한 도핑 필름(23)으로 커버되고 하측이 매우 강한 도핑을 위한 도핑 필름으로 커버되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 부분 단계는 가스 페이즈 커버를 이용하여, 도핑액을 사용한 스핀 온 방법을 이용하여, 또는 이온 주입 또는 그 밖의 종래의 도핑 방법을 이용하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 층(2)의 도전 형태를 변경하기 위해 상기 웨이퍼(20)의 상측에 도펀트를 제공하는 과정은 다른 도핑 필름(26)에 의한 상측의 커버 과정을 포함하며, 이 경우 다른 도핑 필름의 도핑 원자는 매우 강한 도핑을 위한 도핑 필름(24)의 도핑 원자에 반대되는 도전 형태를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1 층(2)의 도전 형태를 변경하기 위해 웨이퍼(20)의 상측에 도펀트를 제공하는 과정과 함께 하부에 있는 부분 층(5)의 두께 및 도핑이 강화되거나 확대되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항 또는 제 5 항에 있어서, 하부에 있는 부분 층의 두께의 확대 또는 도핑의 강화는 매우 강한 도핑을 위한 도핑 필름(24)에 의한 웨이퍼의 하측의 커버를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 웨이퍼 스테이플에서 도핑 필름으로 전면과 후면을 커버하는 과정이 이루어지므로, 스테이플 내부에서 각각의 도핑 필름의 전면과 후면이 웨이퍼 스테이플의 웨이퍼의 상측 또는 하측과 접촉하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 제너 전압을 다양하게 조정하기 위해 제 1 확산 단계에서 커버를 위한 도핑 필름(23)이나 제 2 확산 단계에서 도핑 필름(26)이 도펀트 함유와 관련하여 변경되거나 도핑 필름(23)에 의한 커버 시간이 부합되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 트렌치(22)는 소잉(sawing) 또는 에칭 공정을 통해 제공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 소잉 전에 상기 웨이퍼가 소잉 필름(sawing film) 위에 제공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 제 2 부분 단계가 선택적으로 상기 트렌치의 제공 전에 또는 후에 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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