JP2007109783A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】P+型層2と、このP+型層2の上に形成されたN+型層3と、によって形成されるPN接合を含んだ半導体基板1を備え、P+型層2からN+型層3に電流が流れるように構成された複数の半導体素子が備えられてなる半導体装置において、P+型層2とN+型層3とがそれぞれ露出する半導体基板1のすべての側面のうち、PN接合をなしているP+型層2とN+型層3との接合点を少なくとも含むように劈開面12が形成されていることを特徴とする。
【選択図】図1
Description
以下、本発明の第1実施形態について図を参照して説明する。
本発明の第2実施形態について説明する。上記第1実施形態では、半導体基板1の表裏面をブレードダイシングしたが、P+型層2が図1に示されるものよりも薄い場合、半導体基板1の表面側のみをブレードダイシングし、劈開することができる。
本発明の第3実施形態について説明する。上記第1、第2実施形態では、半導体基板1の表裏面もしくは表面側のみをブレードダイシングしたが、レーザによって半導体基板1内にダメージ層を形成した後、半導体基板1を劈開することもできる。
本発明の第4実施形態について説明する。上記第3実施形態では、半導体基板1の表裏面をレーザダイシングしたが、P+型層2が図4に示されるものよりも薄い場合、半導体基板1の表面側のみをレーザダイシングすることができる。
本発明の第5実施形態について説明する。上記第1、第2実施形態では、半導体基板1をブレードダイシングし、第3、第4実施形態では半導体基板1をレーザダイシングしたが、半導体基板1にトレンチエッチングを施した後、半導体基板1を劈開することもできる。
本発明の第6実施形態について説明する。上記第5実施形態では、半導体基板1の表裏面にトレンチ15、16を形成したが、P+型層2が図6に示されるものよりも薄い場合、半導体基板1の表面のみにトレンチ15を形成し、劈開することができる。
上記実施形態では、半導体素子としてIGBTを例に説明したが、IGBTの他に、ダイオード、バイポーラトランジスタ、サイリスタ等のPN接合が形成された素子であっても構わない。
5…P型ベース領域、6…N+型エミッタ領域、7…ゲート絶縁膜、
8…ゲート電極、9…層間絶縁膜、10…エミッタ電極、11…コレクタ電極、
12…劈開面、13…スクライブライン、14…ダメージ層、
15、16…トレンチ。
Claims (5)
- 第1導電型の層(2)と、この第1導電体の層の上に形成された第2導電型の層(3、4)と、によって形成されるPN接合を含んだ半導体基板(1)を備え、前記第1導電型の層から前記第2導電型の層に電流が流れるように構成された半導体素子が備えられてなる半導体装置において、
前記第1導電型の層と前記第2導電型の層とがそれぞれ露出する前記半導体基板のすべての側面のうち、PN接合をなしている前記第1導電型の層と前記第2導電型の層との接合点を少なくとも含む部分がそれぞれ劈開面(12)として形成されていることを特徴とする半導体装置。 - 第1導電型の層(2)と、この第1導電体の層の上に形成された第2導電型の層(3、4)と、によって形成されるPN接合を含んだ半導体基板(1)を備え、前記第1導電型の層から前記第2導電型の層に電流が流れるように構成された半導体素子が備えられてなる半導体装置の製造方法において、
前記複数の半導体素子が設けられた半導体ウェハを用意する工程と、
前記複数の半導体素子をそれぞれ区分する、前記半導体ウェハに設けられたスクライブライン(13)に対し、前記PN接合を構成する前記第1導電型の層と前記第2導電型の層との接合面が少なくとも残されるように、前記第1導電型の層および前記第2導電型の層もしくは前記第2導電型の層のみを除去する工程と、
前記スクライブラインにおいて、前記PN接合の接合面が含まれた部分を劈開し、前記半導体基板のすべての側面のうち、露出する前記PN接合の接合点を少なくとも含んだ部分に劈開面(12)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 前記除去する工程では、ブレードダイシングによって前記第1導電型の層および前記第2導電型の層もしくは前記第2導電型の層のみを切削することを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記除去する工程では、エッチングによって前記スクライブラインにトレンチ(15、16)を形成することで前記第1導電型の層および前記第2導電型の層もしくは前記第2導電型の層のみを除去することを特徴とする請求項2に記載の半導体装置の製造方法。
- 第1導電型の層(2)と、この第1導電型の層の上に形成された第2導電型の層(3、4)と、によって形成されるPN接合を含んだ半導体基板(1)を備え、前記第1導電型の層から前記第2導電型の層に電流が流れるように構成された半導体素子が備えられてなる半導体装置の製造方法において、
前記複数の半導体素子が設けられた半導体ウェハを用意する工程と、
前記複数の半導体素子をそれぞれ区分する、前記半導体ウェハに設けられたスクライブライン(13)に対し、前記第1導電型の層および前記第2導電型の層もしくは前記第2導電型の層のうち、前記PN接合を構成する前記第1導電型の層と前記第2導電型の層との接合面を少なくとも除いた部分にレーザ光を入射してダメージ層(14)を形成する工程と、
前記スクライブラインにおいて、前記半導体基板を劈開し、前記半導体基板のすべての側面のうち、露出する前記PN接合の接合点を少なくとも含んだ部分に劈開面(12)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012059989A (ja) * | 2010-09-10 | 2012-03-22 | Disco Abrasive Syst Ltd | 分割方法 |
US8368823B2 (en) | 2007-09-18 | 2013-02-05 | Denso Corporation | On-vehicle display apparatus |
US8604584B2 (en) | 2010-03-02 | 2013-12-10 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
JP7402293B2 (ja) | 2019-12-06 | 2023-12-20 | ローム株式会社 | SiC半導体装置 |
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-
2005
- 2005-10-12 JP JP2005297561A patent/JP2007109783A/ja active Pending
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