DE10140047B4 - Verfahren zur Herstellung von Transistoren in integrierten Halbleiterschaltungen - Google Patents

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Abstract

Verfahren zur Herstellung einer integrierten Halbleiterschaltung, das die folgende Reihenfolge von Schritten enthält:
a) Aufbringen einer ersten leitfähigen Schicht (1) auf ein mit einem Gateoxid (20) versehenes Halbleitersubstrat (10),
b) Erzeugen einer ersten Deckschicht (11) auf der ersten leitfähigen Schicht (1), wobei sich die erste Deckschicht (1) über einen ersten Flächenbereich (I) des Halbleitersubstrats (10) erstreckt,
c) Aufbringen einer zweiten leitfähigen Schicht (2) auf das Halbleitersubstrat (10),
d) Erzeugen einer zweiten Deckschicht (12) auf der zweiten leitfähigen Schicht (2) in einem zweiten Flächenbereich (II) des Halbleitersubstrats (10), der an den ersten Flächenbereich (I) angrenzt, wobei die zweite Deckschicht (12) von der Grenze zwischen dem ersten Flächenbereich (I) und dem zweiten Flächenbereich (II) durch einen Grenzbereich (R) einer vorgegebenen Mindestbreite entfernt ist, und
e) Durchführen einer Ätzung der ersten (1) und zweiten leitfähigen Schicht (2) selektiv zur ersten Deckschicht (11) und zur zweiten Deckschicht (12), wobei...

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, das die folgenden Schritte enthält:
    • a) Aufbringen einer ersten leitfähigen Schicht auf ein mit einem Gateoxid versehenes Halbleitersubstrat,
    • b) Erzeugen einer ersten Deckschicht auf der ersten leitfähigen Schicht, wobei sich die erste Deckschicht über einen ersten Flächenbereich des Halbleitersubstrats erstreckt,
    • c) Aufbringen einer zweiten leitfähigen Schicht auf das Halbleitersubstrat,
    • d) Erzeugen einer zweiten Deckschicht auf der zweiten leitfähigen Schicht in einem zweiten Flächenbereich des Halbleitersubstrats, der an den ersten Flächenbereich angrenzt, wobei die zweite Deckschicht von der Grenze zwischen dem ersten Flächenbereich und dem zweiten Flächenbereich durch einen Grenzbereich einer vorgegebenen Mindestbreite entfernt ist.
  • Solch ein Verfahren ist aus US 6,235,574 B1 , US 6,087,225 A und US 6,037,222 A bekannt.
  • Bei der Herstellung integrierter Halbleiterschaltungen werden auf einem Halbleitersubstrat Transistoren ausgebildet. Die derzeit üblichen Transistoren sind meist MOSFETs (Metall oxide semiconductor field effect transistor), deren mittlere Elektrode, die Gate-Elektrode, aus einer Schichtenfolge auf einem Substrat abgeschiedener Schichten strukturiert wird. Zu beiden Seiten der Gate-Elektrode werden dann die Source- und Drain-Elektroden in das Substrat implantiert. Die Gate-Elektrode bestimmt wesentlich das Schaltverhalten des Transistors. Das gewünschte Schaltverhalten hängt von der Aufgabe ab, die dem Transistor zukommt. Insbesondere der Umstand, ob der Transistor ein Speichertransistor einer Speicherzelle o der ein Logiktransistor ist, der höheren Anforderungen an die Transistorperformance genügen und unter Umständen auch analoge Signale verarbeiten muß, hat große Auswirkungen auf die Bauweise des Transistors, insbesondere auf die Zusammensetzung seines Gate-Schichtenstapels.
  • Speichertransistoren, die mit heutigen Technologien hergestellt werden, weisen beispielsweise eine 60 bis 80 nm dicke unterste Gate-Schicht auf dem Gate-Oxid auf, welche durch eine beispielsweise 200 nm dicke Nitridschicht bedeckt ist.
  • Auf der Substratoberfläche benachbarte Transistoren werden meist räumlich getrennt angeordnet und besitzen daher jeweils einen einzelnen Source- und einen Drain-Anschluß. Transistoren für Speicherzellen hingegen können paarweise in engem Abstand zueinander hergestellt werden, wobei ihre benachbarten Gate-Schichtenstapel nur durch einen schmalen Bereich ge trennt sind, der gleichzeitig für beide Transistoren als Source- oder Drain-Kontakt dient. In den kleinen Zwischenraum zwischen den benachbarten Gate-Schichtenstapeln wird nachträglich der Elektrodenanschluß zum Anschließen des gemeinsamen Diffusionsgebietes eingebracht. Da hierbei die Substratoberfläche zwischen den Gate-Schichtenstapeln von der Gate-Oxidschicht befreit werden muß, wird eine Ätzung vorgenommen, um die gemeinsame Elektrode zwischen den benachbarten Gate-Schichtenstapeln elektrisch kontaktieren zu können. Bei dieser Ätzung werden die Gate-Schichtenstapel selbst angegriffen, was unerwünscht ist. Aus diesem Grund werden die Gate-Schichtenstapel durch eine dicke Nitridschicht geschützt, die noch vor deren Strukturierung als oberste Schicht abgeschieden wird. Bei der späteren Ätzung zur Kontaktierung der Substratimplantationen schützt diese Nitridschicht die Gate-Schichtenstapel insgesamt.
  • Auf diese Weise hergestellte Transistoren können in den Bereichen der Substratoberfläche, die Speicherbereiche sind, in engem Abstand zueinander angeordnet und mit einem gemeinsamen Source- oder Drain-Anschluß versehen werden. Diese paarweise Bauweise wird als borderless contact bezeichnet. Sie wird ausschließlich im Speicherbereich eingesetzt, wo geringere Anforderungen an das Schaltverhalten der Transistoren bestehen als im Logikbereich. Zwar werden in beiden Bereichen die gleichen Transistoren gefertigt, diese werden jedoch im Speicherbereich paarweise in geringem Abstand zueinander gefertigt, wodurch die für eine Speicherzelle benötigte Substratoberfläche verringert wird. Dies ermöglicht die Herstellung besonders kleiner Speicherzellen.
  • Zur Verbesserung des Schaltverhaltens eines Transistors ist es heute üblich, die untersten Schichten eines Gate-Schichtenstapels durch eine Ionenimplantation zu dotieren. Zwar ist anders als in der Source- und Drain-Elektrode, die erst durch das Einbringen von Implantationen in das Substrat ausgebildet werden, eine Implantation der Gate-Elektrode nicht unbedingt erforderlich, da die Gate-Elektrode lediglich zur Erzeugung eines elektrischen Feldes durch die Gate-Oxidschicht hindurch dient. Jedoch kann das elektrische Potential des unter dem Gate-Schichtenstapel befindlichen Kanalbereichs des Substrats optimiert werden, wenn das elektrische Potential der darüber befindlichen Gate-Schicht verändert wird. Entsprechend dem Bänderschema für elektronische Systeme in Festkörpern erfolgt eine solche Potentialverschiebung mit Hilfe eingebrachter Dotierungen, die in der Gate-Elektrode eine energetische Bandverschiebung verursachen. Diese Bandverschiebung führt zu einer Veränderung der Austrittsarbeit der Elektronen in der untersten Gate-Schicht an der Grenze zum darunterliegenden Gateoxid. Durch diese veränderte Austrittsarbeit (workfunction) wird das elektrische Potential des Kanalbereichs verändert.
  • Die benötigte Bandverschiebung ist je nach Art des Transistors unterschiedlich groß; sie kann insbesondere positiv oder negativ sein.
  • N-Kanal-Transistoren, deren Kanal durch negative Ladungsträger ausgebildet wird, werden mit einer n-Dotierung der Gate-Elektrode versehen. P-Kanal-Transistoren hingegen erhalten eine p-Dotierung. In cMOS-Schaltungen (complementary MOS) ist eine unterschiedliche Dotierung von n-Kanal- und p-Kanal-Transistoren optimal.
  • Schwierigkeiten ergeben sich, sobald eine integrierte Halbleiterschaltung sowohl Speichertransistoren als auch Logiktransistoren enthält. Viele heutige integrierte Schaltungen, beispielsweise ASICs (Application specific integrated circuits) enthalten als embedded DRAMs (embedded dynamical random access memory) bezeichnete Speicherbereiche, die von Logikbereichen umgeben sind. Beide Bereiche werden durch ein und dasselbe Herstellungsverfahren hergestellt. Insbesondere die Transistoren für beide Bereiche werden durch einen gemeinsamen Verfahrensprozeß gefertigt.
  • Im Speicherbereich, wo die Speichertransistoren möglichst in borderless-contact-Bauweise, d. h. paarweise mit gemeinsamer Elektrode zwischen den Gate-Schichtenstapeln gefertigt werden sollen, muß die Gate-Schicht durch eine sehr dicke Nitridschicht von typischerweise 200 nm Dicke gegen die Kontaktierungsätzung geschützt werden. Um die Tiefe des dazwischen aufzufüllenden Kontaktes zwischen den eng benachbarten Gate-Schichtenstapeln zu begrenzen, wird die unterste Gate-Schicht, in der Regel Polysilizium, nur mit einer geringen Schichtdicke von 60 bis 80 nm abgeschieden. Aufgrund dieser geringen Dicke können Implantationen bei einer zusätzlichen Deckschicht nicht nachträglich in diese Gate-Schicht eingebracht werden, ohne eine Dotierung des Kanalbereichs im Substrat auszuschließen. Deshalb muß die Dotierung gleichzeitig mit der Schichtabscheidung in das Gate eingebracht werden. Daher wird das Polysilizium gemeinsam mit der Gate-Dotierung als unterste Gate-Schicht abgeschieden. Bei diesem Verfahren können die im Speicherbereich zu fertigenden Transistoren paarweise mit einem borderless-contact gefertigt werden.
  • Diese Bauweise integrierter Schaltungen hat im Logikbereich, dessen Transistoren gleichzeitig mit den Transistoren des Speicherbereiches gefertigt werden, den Nachteil, daß in allen Logiktransistoren, sowohl in den n-Kanal-Transistoren als auch in den p-Kanal-Transistoren, dieselbe Gate-Implantation eingebracht wird, die auf die im Speicherbereich angeordneten Speichertransistoren – meist ausschließlich n-Kanal-Transistoren – abgestimmt ist. Die im Logikbereich ebenfalls angeordneten p-Kanal-Transistoren erhalten damit eine negative Dotierung in ihren Gate-Elektroden, die eine nicht optimale Austrittsarbeit (workfunction) der Elektronen in deren Gate-Schicht einstellt.
  • Diese Bauweise einer integrierten Halbleiterschaltung mit für paarweise dicht gepackte Transistoren (borderless contact) im Speicherbereich optimierten Gate-Schichtenstapeln im Spei cher- wie auch im Logikbereich wird als single-workfunction-Bauweise bezeichnet, da in allen Transistoren der integrierten Halbleiterschaltung derselbe Wert der Austrittsarbeit der unteren Gate-Schicht und dem Gateoxid eingestellt wird.
  • Im Logikbereich ist diese Bauweise jedoch nachteilig.
  • Insbesondere bei zunehmend kleiner dimensionierten Transistoren mit geringerer Betriebsspannung wird die jeweils optimale Anpassung der Austrittsarbeit und somit die dual- workfunction-Bauweise immer wichtiger.
  • Wenn andererseits die Transistoren der integrierten Halbleiterschaltung in dual-workfunction-Bauweise gefertigt werden sollen, so müssen zwei unterschiedliche Dotierungen in die unterste Gate-Schicht eingebracht werden. Dies hat zur Folge, daß sämtliche Transistoren eine wesentlich dickere unterste Gate-Schicht von etwa 200 nm Dicke erhalten. Da nämlich für die p-Kanal-Transistoren und die n-Kanal-Transistoren unterschiedliche Dotierungen eingebracht werden müssen, können diese nicht gleichzeitig mit der Abscheidung der Gate-Schicht eingebracht werden, sondern müssen nachträglich in diese hineinimplantiert werden. Dazu werden zwei entsprechende Implantationen durchgeführt, wobei die jeweils nicht zu implantierenden Transistoren durch eine Maske abgedeckt werden. Um eine Dotierung der Kanalgebiete unter der untersten Gate-Schicht auszuschließen, muß diese Schicht eine Dicke von typischerweise mindestens 200 nm besitzen, damit ein Eindringen der Implantationen in den Kanalbereich unterhalb des Gateoxids sicher ausgeschlossen werden kann.
  • Die nachträgliche Implantation verbietet den Einsatz der dicken Isolationsschicht im Speicherbereich, die für den borderless contact notwendig ist. Somit führt die Bauweise eines integrierten Halbleiterschaltkreises mit dual workfunction, d. h. mit zweierlei Werten der Austrittsarbeit der Elektronen aus dem jeweiligen Gate, dazu, daß die Transistoren im Spei cherbereich nicht in borderless-contact-Bauweise d. h. mit gemeinsamer Source-Gate-Elektrode gefertigt werden können, sondern räumlich voneinander getrennt angeordnet werden müssen, so daß daher jede Speicherzelle eine wesentlich größere Substratfläche benötigt.
  • Häufig wird angesichts der erforderlichen Speicherkapazität die Bauweise mit borderless contact, jedoch nur mit single workfunction bevorzugt, bei der auch die (ausschließlich im Logikbereich enthaltenen) p-Kanal-Transistoren die für sie ungünstige n-Dotierung des Gates erhalten. Es wäre wünschenswert, Transistoren sowohl in borderless-contact-Bauweise als auch in dual-workfunction-Bauweise auf einem einzigen Halbleitersubstrat auf möglichst einfache Weise herstellen zu können.
    •
  • Es ist die Aufgabe der vorliegenden Erfindung, ein einfacheres und kostensparendes Verfahren bereitzustellen, mit dem integrierte Halbleiterschaltungen mit Transistoren herstellbar sind, die in einem Speicherbereich als Transistorpaare mit borderless-contact-Bauweise und in einem Logikbereich in dual-workfunction-Bauweise, d. h. mit jeweils unterschiedlichen Gate-Dotierungen für Transistoren unterschiedlichen Leitungstyps gestaltet sind. Borderless contact und dual workfunction sollen auf einem einzigen Halbleitersubstrat gemeinsam verwirklicht werden.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung gelöst, das die folgende Reihenfolge von Schritten enthält:
    • a) Aufbringen einer ersten leitfähigen Schicht auf ein Halbleitersubstrat,
    • b) Erzeugen einer ersten Deckschicht auf der ersten leitfähigen Schicht, wobei sich die erste Deckschicht über einen ersten Flächenbereich des Halbleitersubstrats erstreckt,
    • c) Aufbringen einer zweiten leitfähigen Schicht auf das Halbleitersubstrat,
    • d) Erzeugen einer zweiten Deckschicht auf der zweiten leitfähigen Schicht in einem zweiten Flächenbereich des Halbleitersubstrats, der an den ersten Flächenbereich angrenzt, wobei die zweite Deckschicht von der Grenze zwischen dem ersten Flächenbereich und dem zweiten Flächenbereich durch einen Grenzbereich einer vorgegebenen Mindestbreite entfernt ist, und
    • e) Durchführen einer Ätzung der ersten (1) und zweiten leitfähigen Schicht (2) selektiv zur ersten Deckschicht (11) und zur zweiten Deckschicht (12), wobei die zweite leitfähige Schicht (2) über der ersten Deckschicht (11) und im Grenzbereich (R) entfernt wird und die Ätzung so lange fortgesetzt wird, bis dadurch in dem Grenzbereich (R) auch die erste leitfähige Schicht (1) entfernt ist, so dass ein Graben (G) zwischen der ersten und der zweiten Deckschicht (11, 12) gebildet wird und im Bereich der zweiten Deckschicht der Schichtenstapel aus der ersten leitfähigen Schicht (1), der zweiten leitfähigen Schicht (2) und der zweiten Deckschicht (12) erhalten bleibt.
  • Das erfindungsgemäße Verfahren ermöglicht es, in einem ersten Flächenbereich eines Substrats, der einem Speicherbereich entspricht, und in einem zweiten Flächenbereich, der einem Logikbereich entspricht, unterschiedliche Gate-Schichtenstapel für Transistoren durch einen einzigen kombinierten Beschichtungsprozeß aufzutragen und dazwischen einen Grenzbereich auszubilden, der beide Flächenbereiche voneinander trennt. Zunächst wird eine erste leitfähige Schicht auf das Halbleitersubstrat aufgetragen. An die Leitfähigkeit dieser Schicht werden dabei keine hohen Anforderungen gestellt; es reicht aus, wenn sich diese Schicht in Verbindung mit darüberliegenden weiteren Schichten als untere Schicht einer Gate-Elektrode eignet. (Derzeit wird etwa polykristallines Polysilizium in Verbindung mit Metallschichten eingesetzt.) Die erste leitfähige Schicht dient als untere Gate-Schicht und wird in beiden Flächenbereichen auf das Halbleitersubstrat aufgetragen. Darüber wird in dem ersten Flächenbereich eine erste Deckschicht erzeugt. Dies geschieht beispielsweise dadurch, daß auf dem ganzen Halbleitersubstrat die erste Deckschicht abgeschieden wird und außerhalb des ersten Flächenbereiches wieder rückgeätzt wird.
  • Danach ist die in beiden Flächenbereichen abgeschiedene erste leitfähige Schicht des Gate-Schichtenstapels nur im Speicherbereich von der ersten Deckschicht bedeckt. Anschließend wird eine zweite leitfähige Schicht in beiden Flächenbereichen aufgetragen. Sie bedeckt im zweiten Flächenbereich die erste leitfähige Schicht des Gate-Schichtenstapels, im ersten Flächenbereich hingegen die erste Deckschicht.
  • Anschließend wird in dem zweiten Flächenbereich, dem Logikbereich, eine zweite Deckschicht auf die zweite Schicht aufgebracht. Die zweite Deckschicht wird dort nur so weit aufgebracht, daß sie bis auf einen vorgegebenen Mindestabstand von der Grenze zwischen dem ersten und dem zweiten Flächenbereich entfernt ist. Die Abscheidung der so angeordneten zweiten Deckschicht erfolgt wiederum durch ganzflächige Abscheidung und anschließende Rückätzung, wobei der vorgegebene Mindestabstand zur Grenze zwischen Speicher- und Logikbereich durch eine lateral geeignet angeordnete Maske ermöglicht wird. Nach der Ausbildung der zweiten Deckschicht ausschließlich im Logikbereich ist der Speicherbereich durch die zweite leitfähige Schicht, aus der der Gate-Schichtenstapel im Logikbereich gebildet werden soll, bedeckt. In dem Grenzbereich zwischen dem Speicher- und dem Logikbereich ist die zweite leitfähige Schicht durch die dort endende, verdeckte erste Deckschicht leicht vertieft. Hinter dem Grenzbereich schließt sich die zweite, offenliegende Deckschicht des Logikbereichs an. Im letzten Schritt des erfindungsgemäßen Verfahrens wird eine Ätzung durchgeführt, welche die erste und die zweite leitfähige Schicht des Gate-Schichtenstapels ätzt, nicht jedoch die erste und die zweite Deckschicht. Dadurch bleibt im Logikbereich der Schichtenstapel aus der unteren, ersten leitfähigen Schicht, der zweiten leitfähigen Schicht und der zweiten Deckschicht unverändert. Im ersten Flächenbereich, dem Speicherbereich hingegen wird die offenliegende zweite leitfähige Schicht zurückgeätzt, bis die dadurch bedeckte erste Deckschicht freigelegt wird. Unter ihr befindet sich die zuerst abgeschiedene erste leitfähige Schicht.
  • Somit befinden sich im Speicherbereich und im Logikbereich zwei verschiedene Schichtenfolgen auf dem Substrat, die mit einem einzigen Verfahren hergestellt wurden. Unter der ersten Deckschicht im Speicherbereich befindet sich lediglich die erste leitfähige Schicht, während im Logikbereich unter der zweiten Deckschicht sich zusätzlich die zweite leitfähige Schicht über der ersten befindet. Mit ihr sind andere, insbesondere höhere Gate-Elektroden herstellbar als im Speicherbereich, wo die zweite leitfähige Schicht wieder rückgeätzt wurde.
  • Zusätzlich wird durch das erfindungsgemäße Verfahren auch noch ein Graben zwischen dem Gate-Schichtenstapel des Speicherbereichs und demjenigen des Logikbereiches geätzt, indem nämlich die Ätzung der zweiten leitfähigen Schicht so lange fortgesetzt wird, bis in dem Grenzbereich der vorgegebenen Mindestbreite auch die erste leitfähige Schicht entfernt ist. Während üblicherweise für die Strukturierung eines Grabens eine eigene Maske strukturiert werden muß, wird erfindungsgemäß ausgenutzt, daß sowohl im Speicher- als auch im Logik-Bereich Deckschichten abgeschieden werden müssen. Jede der Deckschichten benötigt eine eigene Maske. Insbesondere wird ausgenutzt, daß in denjenigen Flächenbereichen, in denen weder die erste noch die zweite Deckschicht auf dem Substrat verbleibt, lediglich die erste und die zweite Schicht, die beide selektiv zu den Deckschichten ätzbar sind, auf dem Substrat verbleiben. Indem die zweite Deckschicht gegenüber der Grenze zwischen dem ersten und dem zweiten Flächenbereich um einen sogenannten Offset lateral zurückversetzt angeordnet wird, so daß ein Grenzbereich vorgegebener Mindestbreite verbleibt, in welchem der zweite Flächenbereich nicht durch die zweite Deckschicht bedeckt ist, läßt sich der Grenzbereich bis auf die Substratoberfläche rückätzen, da dort weder die erste noch die zweite Deckschicht verläuft. Die Deckschichten bilden die seitlichen Begrenzungen eines Grabens, der während der Ätzung ausgebildet wird, wobei die zweite Deckschicht von Anfang an freiliegt und die erste Deckschicht im Laufe des Ätzprozesses freigelegt wird. Erfindungsgemäß wird auch nach Freilegung der ersten Deckschicht die Ätzung fortgesetzt, bis in dem Grenzbereich zwischen dem Speicher- und dem Logikbereich auch die zuerst abgeschiedene Schicht rückgeätzt ist. Auf diese Weise entsteht ein Graben zwischen den verschiedenen Gate-Schichtenstapeln in beiden Flächenbereichen, was insbesondere den Vorteil bietet, daß eine laterale Ionendiffusion nach der Implantierung beider Gate-Schichtenfolgen verhindert wird. Eine solche laterale Ionendiffusion könnte stattfinden, wenn das Substrat auf höhere Temperaturen erhitzt wird und in die Gate-Schichten eingebrachte Ionen lateral in die jeweils andere Gate-Schichtenfolge diffundieren.
  • Mit Hilfe des erfindungsgemäßen Verfahrens ist es möglich, auf unterschiedlichen Flächenbereichen eines einzigen Substrats unterschiedliche Gate-Schichtenfolgen herzustellen und diese zudem durch einen Graben zu trennen. Dabei ist für die Ausbildung des Gate-Stack-Grabens an der Grenze zwischen beiden Flächenbereichen keine eigene Maske erforderlich, was die Herstellungskosten senkt.
  • Vorzugsweise ist vorgesehen, daß in den Graben eine Barriereschicht abgeschieden wird, die eine Ionendiffusion zwischen dem ersten und dem zweiten Flächenbereich verhindert. Dadurch werden insbesondere an den Seitenwänden des Grabens die offenliegenden Schichtenfolgen bedeckt, so daß bei einer Temperaturerhöhung während des weiteren Verfahrens keine Fremdionen seitlich in die Gate-Schichtenfolgen eindringen können.
  • Vorzugsweise wird die Barriereschicht am Boden des Grabens und im ersten und zweiten Flächenbereich außerhalb des Grabens durch eine anisotrope Ätzung entfernt. Bei der anisotropen Ätzung wird die Barriereschicht nur auf horizontal auf der Substratoberfläche verlaufenden Flächen wieder entfernt, nicht jedoch auf den Seitenwänden der Gate-Schichtenstapel am Graben, wo ein Schutz vor eindringenden Ionen am wichtigsten ist.
  • Vorzugsweise wird die erste Deckschicht durch die anisotrope Ätzung mit entfernt. Dadurch wird im Speicherbereich die erste leitfähige Schicht wieder freigelegt und kann anschließend mit einer für den Speicherbereich geeigneten Dotierung versehen werden. Der Gate-Schichtenstapel des Logikbereiches ist weiterhin noch von der zweiten Deckschicht bedeckt; letztere schirmt die für den Speicherbereich bestimmte Dotierung ab.
  • Um im Speicherbereich, in dem die erste leitfähige Schicht nun dotiert ist, Gate-Strukturen herzustellen, wird über der freigeätzten ersten leitfähigen Schicht eine dritte leitfähige Schicht, vorzugsweise eine Metallschicht abgeschieden und die erste leitfähige Schicht zusammen mit der Metallschicht zu Gate-Elektroden strukturiert. Dabei wird vorzugsweise auch eine vierte, isolierende Schicht auf der Metallschicht abgeschieden, die dann gleichzeitig mit den darunterliegenden Schichten der Speicher-Gate-Elektroden strukturiert wird. Danach sind im Speicherbereich die Gate-Strukturen fertiggestellt, während im Logikbereich die erste und die zweite leitfähige Schicht, die noch dotiert werden müssen, durch die zweite Deckschicht, die Metallschicht und ggf. die isolierende Schicht verdeckt sind.
  • Im ersten Flächenbereich wird vorzugsweise ein embedded DRAM hergestellt.
  • Nach Fertigstellen des embedded DRAMs im ersten Flächenbereich kann die zweite Deckschicht im zweiten Flächenbereich freigelegt werden. Die zweite Deckschicht und die unter ihr befindliche erste und zweite leitfähige Schicht bilden zusammen den Schichtenstapel, der im Logikbereich nun weiter bearbeitet werden kann.
  • Vorzugsweise werden in verschiedene Teilbereiche des zweiten Flächenbereiches nacheinander verschiedene Dotierungen eingebracht, wobei in einem ersten Teilbereich n-dotierte Gate-Elektroden für n-Kanal-Transistoren und in einem zweiten Teilbereich p-dotierte Gate-Elektroden für p-Kanal-Transistoren strukturiert werden. Auf diese Weise kann eine dual-workfunction-Logikschaltung auf einem Substrat hergestellt werden, das im Speicherbereich Speichertransistoren in borderless-contact-Bauweise aufweist. Aufgrund des erfindungsgemäßen Verfahrens, dem zufolge durch zwei unterschiedlich hoch auf dem Substrat gelegene Deckschichten und durch die Rückätzung im Speicherbereich bis zur ersten Deckschicht unterschiedliche Schichtenstrukturen im Speicherbereich und im Logikbereich hergestellt werden, lassen sich borderless contact und dual workfunction auf einem einzigen Halbleitersubstrat vereinigen.
  • Zum besseren Schutz des Grenzbereiches von einer Ionendiffusion zwischen dem Speicher- und dem Logikbereich sieht eine Weiterbildung der Erfindung vor, daß vor dem Einbringen der ersten leitfähigen Schicht auf das Halbleitersubstrat eine Grabenisolation (eine shallow-trench-Isolation) in das Halbleitersubstrat eingebracht wird. Obwohl in dem Grenzbereich ein Graben zwischen den unterschiedlichen Schichtenfolgen ausgebildet ist, der vorzugsweise auch noch mit einer Ionendiffusionsschicht bedeckt ist, können Ionen bei längerer Erwärmung im Ofen durch das Substrat hindurch unterhalb des Grabens von dem Speicherbereich in den Logikbereich diffundieren oder umgekehrt. Die dort eingebrachte shallow-trench-Isolierung verhindert dies.
  • Um auch noch eine Ionendiffusion durch das Gateoxid auszuschließen, sieht eine weitere Fortbildung der Erfindung vor, daß bei der Ätzung zur Bildung des Grabens zwischen der ersten und der zweiten Deckschicht das Gateoxid entfernt und die Grabenisolation freigelegt wird. In dem Graben befindet sich die Diffusionsbarriereschicht dann unmittelbar auf dem shallow-trench, so daß der Speicherbereich und der Logikbereich vollständig gegen zwischen ihnen diffundierende Ionen abgeschirmt sind.
    •
  • Die Erfindung wird nachstehend anhand der 1A bis 1P beschrieben, die jeweils unterschiedliche Stadien des erfindungsgemäßen Verfahrens darstellen.
  • In 1A ist ein Halbleitersubstrat 10 dargestellt, auf dessen Gateoxid 20 eine erste Schicht 1, die als Gate-Schicht in beiden Flächenbereichen I und II des Halbleitersubstrats dienen soll, und über ihr eine Deckschicht 11 abgeschieden. Eine vor der Abscheidung dieser Schichten eingebrachte shallow-trench-Isolation 30 dient dazu, bei späteren Hochtemperaturschritten eine Ionendiffusion zwischen dem ersten und dem zweiten Flächenbereich I, II im Substrat zu verhindern. Um mit Hilfe einer einzigen leitfähigen Schicht 1 unterschiedliche Gate-Strukturen in beiden Flächenbereichen I, II herstellen zu können, wird zunächst die Deckschicht 11 im Flächenbereich II durch eine Ätzung, dargestellt durch entsprechende Pfeile, wieder abgetragen. Während der Ätzung wird die Deckschicht 11 im Flächenbereich I durch eine punktiert gezeichnete Maskenschicht M1 geschützt, die nach der Ätzung wieder entfernt wird. Anschließend befindet sich die Deckschicht 11 nur noch im Flächenbereich I, in dem später Speicherzellen hergestellt werden sollen.
  • Scheidet man auf die so erhaltene Struktur eine zweite leitfähige Schicht ab, so entsteht die in 1B dargestellte Struktur. Die Schicht 2 ist ebenso wie die Schicht 1 elektrisch leitend, besteht vorzugsweise aus demselben Material wie die Schicht 1, beispielsweise aus Polysilizium und dient dazu, später in dem Flächenbereich II andere, insbesondere höhere Gate-Strukturen auszubilden. Sie wird jedoch zunächst in beiden Flächenbereichen abgeschieden.
  • Gemäß 1C wird eine zweite Deckschicht 12 abgeschieden. Diese Deckschicht dient dazu, die aus den leitfähigen Schichten 1 und 2 im Flächenbereich II kombinierte Gate-Schicht im Flächenbereich II während nachfolgender Prozeßschritte zu schützen. Da die zweite Deckschicht 12 lediglich im Flächenbereich II, in dem später Logiktransistoren hergestellt werden sollen, benötigt wird, muß sie im Flächenbereich I wieder entfernt werden.
  • Dazu dient die in 1D gestrichelt dargestellte Maske M2, die sich nur im Flächenbereich II befindet. Erfindungsgemäß wird erstens ausgenutzt, daß mit Hilfe zweier Deckschichten, die zwei verschiedene Flächenbereiche I, II abdecken, Gate-Schichtenstapel herstellbar sind, deren unterste Schicht 1 sich über beide Flächenbereiche I und II erstreckt. Es ist nicht erforderlich, nach der ganzflächigen Ausbildung von Gate-Strukturen für den Flächenbereich I den erzeugten Schichtenstapel im Flächenbereich II wieder vollständig zu entfernen. Statt dessen kann ein wesentlicher Teil des Gate-Schichtenstapels im Flächenbereich II schon während der Fertigung des Schichtaufbaus im Flächenbereich I hergestellt werden, wenn er, wie in 1 dargestellt, mit Hilfe einer zweiten Maske M2 bei der noch zu erläuternden Strukturierung im Flächenbereich I geschützt wird.
  • Erfindungsgemäß wird außerdem ausgenutzt, daß mit Hilfe zweier Deckschichten 11, 12 ohne eine zusätzliche dritte Maske ein Graben zwischen den Flächenbereichen I und II geätzt werden kann.
  • Die Ausbildung des Grabens ist in den 1E bis 1H dargestellt. Gemäß 1E wird die zweite Deckschicht 12 von der Grenze zwischen dem ersten Flächenbereich I und dem zweiten Flächenbereich II durch einen Grenzbereich R einer vorgegebenen Breite entfernt angeordnet. In dem Grenzbereich R verläuft weder die erste Deckschicht 11 noch die zweite Deckschicht 12, und es liegen die zweite leitfähige Schicht 2 und die darunter befindliche erste leitfähige Schicht offen. An dieser Stelle kann, was erfindungsgemäß ausgenutzt wird, die Halbleiterstruktur bis zur Oberfläche des Halbleitersubstrats 10 zurückgeätzt werden, wodurch die erste oder die zweite leitfähige Schicht 1, 2 unterbrochen werden und, wie in 1F dargestellt, ein Graben gebildet wird, dessen Oberkanten durch die Deckschichten 11 und 12 gebildet werden. Der Graben wird vorzugsweise auch durch das Gateoxid 20 hindurch geätzt, so daß er erst durch die anfangs eingebrachte shallow-trench-Isolation 30 nach unten begrenzt wird. Sofern jedoch das Gateoxid durch Oxidation des Substratmaterials gebildet wird, ist die Gateoxidschicht von vornherein nur seitlich der shallow-trench-Isolation vorhanden. Wird nun, wie in 1G dargestellt, die Halbleiterstruktur mit einer Barriereschicht 3 bedeckt, so kann während weiterer Prozeßschritte eine Diffusion von Ionen, die noch eingebracht werden müssen, zwischen dem Flächenbereich I und dem Flächenbereich II mit Hilfe der ionenundurchlässigen Barriereschicht 3 und der shallow-trench-Isolation 30 vollständig unterdrückt werden. Zunächst wird jedoch, wie in 1H dargestellt, die Barriereschicht 3 durch eine anisotrope Ätzung senkrecht zum Substrat zurückgeätzt, bis die Barriereschicht 3 nur noch an den Seitenwänden beider Schichtenstapel verbleibt. Diese schützt die Seitenwände während des Folgeprozesses vor einem Eindringen von Ionen in die leitfähigen Schichten 1 bzw. 1 und 2, aus denen die Gate-Strukturen hergestellt werden sollen.
  • Vorzugsweise wird die Rückätzung der Barriereschicht 3 so lange fortgeführt, bis im Flächenbereich I ebenfalls die erste Deckschicht 11 entfernt ist. Dadurch wird in 1H die erste leitfähige Schicht 1 freigelegt und kann, wie in 1J dargestellt, durch eine Ionenimplantation dotiert werden. Bei dieser Implantation wird der zweite Flächenbereich II noch durch die zweite Deckschicht 12 abgedeckt, der die darunterliegenden leitfähigen Schichten vor einer Implantation schützt. Alternativ dazu kann der erste Flächenbereich I auch dotiert werden, indem eine nicht dargestellte dotierte Schicht abgeschieden wird und deren Dotierung nachträglich durch eine Temperung in die Schicht 1 eingebracht wird. Im Logikbereich II verhindern die dort noch vorhandene zweite Deckschicht 12 und die Diffusionsbarriereschicht 3 eine Dotierung der zweiten Gate-Schichtenfolge. Auf die in 1J dargestellte Struktur werden anschließend eine dritte leitfähige Schicht 21 und darüber eine isolierende Schicht 22 abgeschieden. Die so entstehende Struktur ist in 1K dargestellt. Die Schichten 21 und 22 dienen ausschließlich dazu, im Flächenbereich I die Gate-Schichtenfolge zu vollenden. Im Flächenbereich II wird die Gate-Schichtenfolge nur aus den Schichten 1 und 2 und der Deckschicht 12 gebildet. Diese Schichten sind in 1K noch durch die Schichten 21 und 22 abgedeckt.
  • Gemäß 1L wird der Gate-Schichtenstapel im Flächenbereich I strukturiert, wodurch einzelne Gate-Stacks entstehen, an den Speichertransistoren ausgebildet werden können. Dies geschieht durch Einbringen entsprechender Dotierungen in denjenigen Bereichen, in denen der Gate-Schichtenstapel – im Falle des Flächenbereiches I aus den Schichten 1, 21 und 22 bestehend – zurückgeätzt und das Substrat 10 freigelegt ist.
  • Nach dem Einbringen sämtlicher Dotierungen in den Flächenbereich I, wodurch die in den 1L bis 1P nur schematisch, nicht maßstabsgerecht dargestellten Source- und Drain-Anschlüsse S/D entstehen und die Transistoren der Speicherzellen vollendet werden, kann die Strukturierung des Gate-Schichtenstapels in Logikbereichen erfolgen. Dazu werden zunächst die Schichten 21 und 22 wieder entfernt, so daß die in 1M dargestellte Struktur entsteht. Im Flächenbereich II ist die zweite Deckschicht 12 über den elektrisch leitenden Schichten 2 und 1 wieder freigelegt. Dort können nun weitere, insbesondere andere Dotierungen implantiert werden als im Speicherbereich I.
  • 1N stellt einen größeren Ausschnitt des Flächenbereichs II dar, auf dem in schematisch dargestellter Weise durch zwei auf unterschiedlichen Teilgebieten dargestellte Maskenschichten M3, M4 verschiedene Dotierungen n, p nacheinander implantiert werden. Beispielsweise wird zuerst in einem Teilbereich IIa eine n-Dotierung eingebracht, wozu der übrige Bereich des Flächenbereichs II durch eine Maske M3 abgedeckt wird. Anschließend wird die Maske M3 entfernt, in dem gerade dotierten Bereich eine andere Maske M4 aufgebracht und der restliche Teilbereich IIb des zweiten Flächenbereichs II dotiert. Hier wird vorzugsweise eine Dotierung eingebracht, die aus Ladungsträgern entgegen gesetzten Vorzeichens besteht wie die im ersten Teilbereich IIa eingebrachte Dotierung; in diesem Falle also eine p-Dotierung. Dadurch werden die elektrisch leitfähigen Schichten 2 und 1 entsprechend einer dual-workfunction-Bauweise der Transistoren dotiert.
  • Durch eine geeignete Strukturierung im Flächenbereich II lassen sich nun, wie in 1P dargestellt, sowohl Transistoren mit n-dotiertem Gate als auch solche mit p-dotiertem Gate herstellen. 1P zeigt stellvertretend einen n-Kanal-Transistor 40 und einen p-Kanal-Transistor 50, deren Gate-Schichten 1 und 2 auf unterschiedliche Weise dotiert sind. Die n-Dotierung des Gates des n-Kanaltransistors 40 ist eine andere als die des im Speicherbereich I hergestellten Speichertransistors 60 und daher mit n' bezeichnet.
  • Mit Hilfe des erfindungsgemäßen Verfahrens können alle drei Dotierungen n, n' und p in ein und dieselbe Schicht 1, die die unterste Gate-Schicht über die gesamte Substratfläche bildet, eingebracht werden. Es ist nicht erforderlich, die Schicht 1 im Flächenbereich II wieder zurückzuätzen, um anschließend den vollständigen Schichtenstapel für den Logikbereich II zu fertigen.
  • Außerdem wird durch den Graben G und die Barriereschicht 3 an der Grenze zwischen den Schichtenstapel im Flächenbereich I und im Flächenbereich II eine laterale Ionendiffusion verhindert. Eine Ionendiffusion tritt auf, wenn unmittelbar nach Implantieren der Ionen das Ionenprofil in den dotierten Schichten optimiert wird. Während solcher Diffusionsprozesse, die thermisch hervorgerufen werden, kann eine laterale Diffusion auftreten. Diese wird jedoch durch den Graben und die vergrabene Isolation 30 zwischen den unterschiedlichen Gate-Schichtenstapeln des Speicherbereichs I und des Logikbereichs II unterbunden.
  • Die shallow-trench-Isolation hat vorzugsweise eine Breite von 100 bis 1000 nm und eine Tiefe von ebenfalls 100 bis 1000 nm. Als Material für die leitfähigen Schichten 1 und 2 wird vorzugsweise Polysilizium verwandt, das für die Schicht 1 in einer Dicke zwischen 20 und 200 nm und für die Schicht 2 in einer Dicke ebenfalls zwischen 20 und 200 nm abgeschieden wird. Die erste Deckschicht 11 hat vorzugsweise eine Dicke zwischen 10 und 100 nm, die zweite Deckschicht 12 eine Dicke zwischen 10 und 200 nm. Die Breite des Grenzgebietes am Rand des Flächenbereiches II, die der Grabenbreite entspricht, ist vorzugsweise mindestens so groß wie die Schichtdicke der zweiten Deckschicht 12, vorzugsweise zwischen 200 und 400 nm größer als deren Schichtdicke. Durch einen Offset, d. h. einen Rückzug der Deckschicht 12 gegenüber der Grenze zwischen erstem Flächenbereich I und dem zweiten Flächenbereich II wird ohne Zuhilfenahme weiterer Masken der Isolationsgraben G ausgebildet, durch den die unterschiedlichen Gate-Schichtenstapel während des Herstellungsprozesses getrennt werden.
  • Die mit Hilfe des erfindungsgemäßen Verfahrens herstellbaren Halbleiterschaltungen weisen vorzugsweise MOSFETs (Metall oxide semiconductor field effect transistor) mit einer je nach Flächenbereich I oder II, in dem sie angeordnet sind, und nach ihrem Leitungstyp unterschiedlichen Dotierung ihrer Gate-Schichten auf. Die verschiedenen Gate-Dotierungen n, n' und p stellen jeweils eine unterschiedliche Austrittsarbeit der Elektronen zum Gateoxyd hin ein und verändern daher spezifisch die Potentiale der jeweiligen Kanalgebiete.
    • 1
    erste leitfähige Schicht
    2
    zweite leitfähige Schicht
    3
    Barriereschicht
    10
    Halbleitersubstrat
    11
    erste Deckschicht
    12
    zweite Deckschicht
    20
    Gateoxid
    21
    dritte leitfähige Schicht
    30
    shallow-trench-Isolation
    40
    n-Kanal-Transistor
    50
    p-Kanal-Transistor
    60
    Auswahltransistor für eine Speicherzelle

Claims (12)

  1. Verfahren zur Herstellung einer integrierten Halbleiterschaltung, das die folgende Reihenfolge von Schritten enthält: a) Aufbringen einer ersten leitfähigen Schicht (1) auf ein mit einem Gateoxid (20) versehenes Halbleitersubstrat (10), b) Erzeugen einer ersten Deckschicht (11) auf der ersten leitfähigen Schicht (1), wobei sich die erste Deckschicht (1) über einen ersten Flächenbereich (I) des Halbleitersubstrats (10) erstreckt, c) Aufbringen einer zweiten leitfähigen Schicht (2) auf das Halbleitersubstrat (10), d) Erzeugen einer zweiten Deckschicht (12) auf der zweiten leitfähigen Schicht (2) in einem zweiten Flächenbereich (II) des Halbleitersubstrats (10), der an den ersten Flächenbereich (I) angrenzt, wobei die zweite Deckschicht (12) von der Grenze zwischen dem ersten Flächenbereich (I) und dem zweiten Flächenbereich (II) durch einen Grenzbereich (R) einer vorgegebenen Mindestbreite entfernt ist, und e) Durchführen einer Ätzung der ersten (1) und zweiten leitfähigen Schicht (2) selektiv zur ersten Deckschicht (11) und zur zweiten Deckschicht (12), wobei die zweite leitfähige Schicht (2) über der ersten Deckschicht (11) und im Grenzbereich (R) entfernt wird und die Ätzung so lange fortgesetzt wird, bis dadurch in dem Grenzbereich (R) auch die erste leitfähige Schicht (1) entfernt ist, so dass ein Graben (G) zwischen der ersten und der zweiten Deckschicht (11, 12) gebildet wird und im Bereich der zweiten Deckschicht (12) der Schichtenstapel aus der ersten leitfähigen Schicht (1), der zweiten leitfähigen Schicht (2) und der zweiten Deckschicht (12) erhalten bleibt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in den Graben (G) eine Barriereschicht (3) abgeschieden wird, die eine Ionendiffusion zwischen dem ersten (I) und dem zweiten Flächenbereich (II) verhindert.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Barriereschicht (3) am Boden des Grabens (G) und im ersten und zweiten Flächenbereich (I, II) außerhalb des Grabens durch eine anisotrope Ätzung entfernt wird.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die erste Deckschicht (11) durch die anisotrope Ätzung mit entfernt wird.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass über der freigeätzten ersten leitfähigen Schicht (1) eine dritte leitfähige Schicht (21) abgeschieden wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass im ersten Flächenbereich (I) die erste leitfähige Schicht (1) und die dritte leitfähige Schicht (21) zu Gate-Elektroden strukturiert werden.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass in dem ersten Flächenbereich (I) eine Dotierung (n) in die Gate-Elektroden implantiert wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass im ersten Flächenbereich (I) ein Halbleiterspeicher, vorzugsweise ein embedded DRAM (eDRAM) hergestellt wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass nach Fertigstellung des Halbleiterspeichers im ersten Flächenbereich (I) die zweite Deckschicht (12) im zweiten Flächenbereich (II) freigelegt wird.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass in verschiedene Teilbereiche des zweiten Flächenbereichs (II) nacheinander verschiedene Dotierungen eingebracht werden, wobei in einem ersten Teilbereich (IIa) n-dotierte Elektroden für n-Kanal-Transistoren (40) und in einem zweiten Teilbereich (IIb) p-dotierte Elektroden für p-Kanal-Transistoren (50) hergestellt werden.
  11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass vor dem Aufbringen der ersten leitfähigen Schicht (1) auf das Halbleitersubstrat (10) in dem Grenzbereich (R) zwischen dem ersten (I) und dem zweiten Flächenbereich (II) eine Grabenisolation (30) in das Halbleitersubstat (10) eingebracht wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass bei der Ätzung zur Bildung des Grabens (G) zwischen der ersten (11) und der zweiten Deckschicht (12) das Gateoxid (20) entfernt und die Grabenisolation (30) freigelegt wird.
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