JP2007511068A - 絶縁体上ＳｉＧｅ（ＳＧＯＩ）基板及び絶縁体上Ｇｅ（ＧＯＩ）基板の製造方法、半導体ウェハ、並びに半導体構造 - Google Patents

絶縁体上ＳｉＧｅ（ＳＧＯＩ）基板及び絶縁体上Ｇｅ（ＧＯＩ）基板の製造方法、半導体ウェハ、並びに半導体構造 Download PDF

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Abstract

【課題】絶縁体上ゲルマニウム（ＧＯＩ）基板材料を製造する方法、該方法により製造されるＧＯＩ基板材料、及び本発明の少なくともＧＯＩ基板材料を含む様々な構造を提供する。
【解決手段】ＧＯＩ基板材料は、少なくとも１個の基板、基板上に位置する埋め込み絶縁体層、Ｇｅ含有層、埋め込み絶縁体層上に位置する、好ましくは純粋Ｇｅを含む。本発明のＧＯＩ基板材料の場合、Ｇｅ含有層は、ＧＯＩ膜とも呼ばれる。ＧＯＩ膜は、デバイスが形成される本発明の基板材料の層である。

Description

本発明は、半導体基板材料に関し、特に絶縁体上ゲルマニウム（ＧＯＩ）基板材料、並びにＧＯＩ基板材料及び絶縁体上シリコンゲルマニウム（ＳＧＯＩ）基板材料を形成する方法に関する。本発明は、本発明の少なくともＧＯＩ基板材料を含む半導体構造にも関する。
半導体業界では、ゲルマニウム（Ｇｅ）は、電子及び正孔の両方に関してシリコン（Ｓｉ）より高いキャリア移動度を有する。Ｇｅ基板は、比較的高いキャリア移動度を有するにも関わらず、酸化ゲルマニウムの品質が一般的に劣るために、現在、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造には使用されていない。
Ｓｉ技術の進歩は、ＭＯＳＦＥＴゲート絶縁体など、高ｋ誘電体（ＳｉＯより大きい誘電定数を有する）の導入につながった。高ｋ誘電体はＧｅに使用可能であり、ひいてはＧｅベースのＦＥＴを実現する際の主な障害がなくなることも期待される。ゲルマニウムは、高度の電子及び正孔移動度を有するほかに、シリコンが必要とするよりも接触抵抗が低く、ドーパント活性化温度が低く、ひいては浅い接合部が容易に形成されるなど、その他の利点を有する。
絶縁体上シリコン（ＳＯＩ）基板で得られる比較的高いデバイス性能は、絶縁体上ゲルマニウム（ＧＯＩ）基板でも得られる。さらに、現在の製造現場には、Ｓｉ基板を処理するように設計されたツールが装備されているため、ＧＯＩスタックをＳｉウェハ上に形成することが望ましい。
ゲルマニウムは、１．３μ及び１．５５μなど、通常使用される波長の高速光検知器を実現するために使用することもできる。ＧＯＩ基板上にインプリメントされるＧｅフォトダイオードは、ある波長において比較的低い寄生、及び比較的高い量子効率を有するように設計することができる。こうした構造の場合、絶縁体は、光検知器を応答可能にさらに増加させることが可能な絶縁ブラッグミラーと置き換えることができる。Ｓｉは、これらの波長では透過性であるため、Ｇｏダイオードを有するＳｉウェハの背面照射が可能である。
酸化ゲルマニウムの品質が劣ると、ＧｅとＳｉＯ２との間の付着が不十分なため、直接結合によりＧｅをＳｉＯに結合することが難しくなる。酸化ゲルマニウムを考慮する際のもう１つの制限的な要素は、Ｇｅが比較的低融解温度（約９３７℃）を有するため、低結合温度（約６５０℃以下程度）を使用せざるを得ない点である。酸化ゲルマニウムに関するさらに他の問題は、酸化ゲルマニウムは水溶性であるため、水性媒体中での清掃時に、酸化ゲルマニウムが除去される可能性があることである。
ＧＯＩ基板を製造するために考えられる１つの方法は、Ｃｏｌｉｎｇｅ、Ｊ−Ｐ，Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ、２ｎｄ Ｅｄ．、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、１９９７に記載されているＳＭＡＲＴＣＵＴ技術を使用することである。ＳＭＡＲＴＣＵＴ技術では、薄いＧｅ層は、Ｇｅウェハ（つまり、ドナーウェハ）からハンドルウェハ上に移動される。Ｇｅウェハは、一般に、内部に形成された水素注入領域を含む。Ｇｅウェハはハンドルウェハに結合され、アニールステップは、最初の結合を強化し、水素注入深さでブリスタリングを得るために行われる。したがって、Ｇｅ層は、供与Ｇｅウェハから分離し、ハンドルウェハに結合された状態を維持する。供与ウェハは、結合後に失われず、その後の結合に、ＧＯＩ基板材料源として何度も使用することができる。
ＳＭＡＲＴＣＵＴ法をＧＯＩ基板材料の製造に使用する可能性にも関わらず、酸化ゲルマニウムに関する上記の問題は依然として残っている。したがって、酸化ゲルマニウムの形成を減少又は回避する絶縁体上Ｇｅ基板材料を製造するための新規かつ改善された方法に対するニーズが存在する。
本発明は、ＧＯＩ基板材料を製造するための方法であって、ＧＯＩ基板材料が、本発明の少なくともＧＯＩ基板材料を含むことが可能な様々な方法及び構造により製造される方法を提供する。
「ＧＯＩ基板材料」という用語は、本発明では、少なくとも半導体及び非半導体のいずれか一方の基板、基板上に位置する埋め込み絶縁体層、及び埋め込み絶縁体層上に位置するＧｅ含有層、好ましくは純粋Ｇｅを含む構造を意味するために使用する。本発明のＧＯＩ基板材料では、Ｇｅ含有層はＧＯＩ膜とも呼ばれる。ＧＯＩ膜は、デバイスを形成できる独創的な基板材料の層である。
詳細には、本発明の第１態様では、単結晶ＧＯＩ基板材料を製造する方法について説明する。本発明の方法は、Ｇｅ含有層と埋め込み絶縁体層との間に中間付着層を使用することを含む。中間付着層の存在は、下にある埋め込み絶縁体層に対するＧｅ含有層の結合強度を改善する。このような中間付着層がない場合、Ｇｅ含有層と埋め込み絶縁体層との間の結合は一般的に不十分である。これは、特に、Ｇｅ含有層がＳｉＯ２に結合される場合に言えることである。
本発明の一実施態様では、表面粗面化を本発明に使用して、Ｇｅ含有層と埋め込み絶縁体層との間の結合エネルギーを増加させることもできる。この方法では、埋め込み絶縁体層に対するＧｅ含有層の直接結合が可能になる。表面粗面化法は、中間付着層が存在するか、又は存在しない状態で使用される。
本発明の第２態様では、ＧＯＩ構造が提供される。本発明のＧＯＩ構造は、中間付着層により埋め込み絶縁体層に結合されるＧｅ含有層を含む。したがって、本発明のＧＯＩ構造は、埋め込み絶縁体層と、埋め込み絶縁体層の上面に位置する中間付着層と、付着層の上面に位置するＧｅ含有層とを含む。埋め込み絶縁体層は、半導体及び非半導体のいずれか一方の基板の上面に位置する。
本発明の第３態様では、Ｇｅ含有層が埋め込み絶縁体層と直接接触するＧＯＩ構造が提供される。本発明のこの態様では、Ｇｅ含有層と埋め込み絶縁体層との間の結合エネルギーを増加させるために、埋め込み絶縁体層に結合されるドナーＧｅウェハのＧｅ含有表面は、埋め込み絶縁体層と結合する前に粗面化される。本発明の実施態様によっては、中間付着層は、粗面化されたＧｅ含有表面と埋め込み絶縁体層との間に位置する。
本発明の第４態様では、埋め込みブラッグミラーを含むＧＯＩ構造が開示される。本発明のこの構造は、たとえばｐ−ｉ−ｎフォトダイオードなどのＧｅ含有光検知器を製造するための中間構造として使用することができる。Ｇｅ含有フォトダイオードは上部から照射され、吸収された光子は光電流に変換される。最初に検知器を通過する時に吸収されない光子は、埋め込みブラッグミラーから逆反射され、２回目にＧｅ含有フォトダイオードを通過する。したがって、Ｇｅ含有フォトダイオードの有効吸収厚さが増加する。本発明のＧＯＩ構造に使用されるブラッグミラーは、誘電体膜の交互の対を少なくとも２個（又は、それ以上）含み、交互の対の各々の誘電体膜は異なる屈折率を有する。ブラッグミラーは、このようなＧＯＩ構造では電気絶縁体としても使用される。
本発明の第５態様では、埋め込み拡散ミラーを含むＧＯＩ構造が提供される。このようなＧＯＩ構造の場合、拡散ミラーは、２つの絶縁層の間に位置する。拡散ミラーは、ブラッグミラーの特徴である波長依存性（エタロン効果）を減少させる。
本発明の第６態様では、モノリシックな絶縁体上Ｇｅ光検知器及びモノリシックなＳｉ含有回路を有するウェハが提供される。Ｇｅ含有光検知器と、増幅器などの回路とのモノリシックな集積は、実装の問題をなくし、検知器のアレイを形成することにより、並列光学伝達経路の実現を可能にする。
本発明の第７態様では、絶縁体上ＳｉＧｅ構造、及び熱混合により絶縁体上ＳｉＧｅ構造を形成する方法が提供される。こうしたプロセスでは、Ｇｅ含有層は、最初にＳｉ層の上に形成され、Ｓｉ層はＧｅ拡散に耐性を有する障壁層の上に位置する。次に、加熱ステップが、Ｓｉ層及びＧｅ含有層全体のＧｅの相互拡散が可能な温度で行われ、その結果、実質的に弛緩した単結晶ＳｉＧｅ層を障壁層の上に形成する。実質的に弛緩した単結晶層は、Ｇｅ含有層とＳｉ層との均質な混合物から成る。
次に、絶縁体上ゲルマニウム（ＧＯＩ）基板材料、ＧＯＩ基板材料自体、及びＧＯＩ基板材料を含む構造を製造する方法を提供する本発明について、本発明に付随する図面に関連する以下の考察を参照して詳細に説明する。付随する図面中、同じ要素又は対応する要素、あるいはその両方は、同じ参照符号で指示する。
本発明の図面は、一定の縮尺比で描かれていないことを強調する。たとえば、図示の粗面化された表面は、分かりやすく示すために誇張されている。実際上、粗面化された表面は微視的であり、裸眼では見えないであろう。
先ず、図１を参照する。図１は、本発明の考えられる１つの絶縁体上Ｇｅ（ＧＯＩ）基板材料１０を示す。詳細には、ＧＯＩ基板材料１０は、基板１２と、基板１２の上面に位置する埋め込み絶縁体層１４と、埋め込み絶縁体１４の上面に位置する中間付着層１６と、中間付着層１６の上面に位置するＧｅ含有層１８とを含む。
実施態様によっては、基板１２は何らかの半導体材料を含み、たとえばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及びＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含む何らかの半導体材料が挙げられる。好ましくは、基板１２は、Ｓｉ含有基板である。「Ｓｉ含有基板」という用語は、本明細書全体で、少なくともシリコンを含む半導体材料を指示するために使用する。具体的な例としては、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＣ、ＳｉＧｅＣ、及び内部に存在する任意の数の埋め込み酸化物（連続、非連続、又は連続又は非連続混合物）領域を含む事前成形絶縁体上シリコンが挙げられるが、これらだけに限らない。
基板１２は、濾過層及び非濾過層を含む。基板１２は、たとえば（１１０）、（１１１）又は（１００）を含む何らかの結晶方位で良い。
本発明の実施態様によっては、基板１２は非半導体材料である。この場合、基板１２は、Ｓｉ、ガラス、サファイア又はその他の類似の非半導体基板から構成して良い。
本発明に使用される基板１２の厚さは、ＧＯＩ基板材料の最終用途によって異なる。一般に、基板１２は、埋め込み絶縁体層１４及びＧｅ含有層１８の厚さより大きい厚さを有する。たとえば、ＧＯＩ基板材料１０の基板１２は、約１００μ〜約２０００μの厚さを有し、２００ｍｍ径のウェハの場合、約５００μ〜約９００μの厚さがより一般的である。
本発明に使用される埋め込み絶縁体層１４としては、結晶性又は非結晶性酸化物又は窒化物あるいはその両方が挙げられるが、これらだけに限らない。本発明の実施態様によっては、埋め込み絶縁体層１４は、Ｇｅ拡散に高度の耐性がある障壁層である。本発明のさらに他の実施態様では、埋め込み絶縁体層１４はＳｉＯ２である。
本発明に使用される埋め込み絶縁体層１４の厚さは、層を形成する時に使用されるプロセスのタイプ、及び使用する絶縁体のタイプに応じて異なる。一般に、ＧＯＩ基板材料１０の埋め込み絶縁体層１４は、約１ｎｍ〜約１０００ｎｍの厚さを有するが、約５０ｎｍ〜約２００ｎｍの厚さがより一般的である。
中間付着層１６は、本発明のいくつかの実施態様で、Ｇｅ含有層１８と埋め込み絶縁体層１４との間に強力な結合を得るために使用される。本発明に使用される中間付着層１６は、Ｇｅ含有層及び埋め込み絶縁体層の両方と相溶性で、しかもこれらの２つ層間に強力な結合を形成する何らかの材料を含む。中間付着層１６として使用可能な材料の具体的な例としては、単結晶Ｓｉ、多結晶Ｓｉ、非晶質Ｓｉ（ａ：Ｓｉ）、エピタキシャルＳｉ（ｅｐｉ−Ｓｉ）、ＳｉＣなどのＳｉ材料、及びこれらの多層を含む組合せが挙げられるが、これらだけに限らない。ａ：Ｓｉを使用する場合、以下に記載するアニールステップは、ａ：Ｓｉ層の大部分を多結晶層に転換する。
中間付着層１６は、中間付着層１６が、上にあるＧｅ含有層１８と下にある埋め込み絶縁体層１４との間に結合を形成することができる限り、可変厚さを有することができる。一般に、中間付着層１６は約０．５ｎｍ〜約５００ｎｍの厚さを有するが、約１ｎｍ〜約１０ｎｍの厚さがより一般的である。
ＳｉＯを埋め込み絶縁体層１４として使用する実施態様では、中間付着層１６は、一般に薄いシリコン膜である。この場合、シリコンは、ある表面の埋め込みＳｉＯ２絶縁体１４との強力な結合、及び他の表面のＧｅ含有層１８との強力な結合を形成する。
中間付着層１６の使用は、ＧＯＩを形成する際の次の２つの主な問題を解決する：（１）Ｇｅは、水溶性でもある質の悪い酸化物を形成する、及び（２）Ｇｅの低融解温度は低温結合を必要とする。たとえば、シリコン膜を中間付着層１６として使用し、ＳｉＯ２を埋め込み絶縁体層１４として使用する場合、結合はシリコン表面とＳｉＯ２表面との間に生じる。Ｓｉ−ＳｉＯ２結合は、低温（＜６００℃）で確実に行うことが可能である。
さらに、中間付着層１６はＧｅ含有層１８に密接に接触するため、構造内にＧｅ酸化物が存在しない。これは、構造を後にパターン化してデバイスを形成する時の何らかの処理の問題をなくす。さらに、薄いＧＯＩ膜が必要なＧＯＩ ＭＯＳＦＥＴの場合、Ｇｅ酸化物がなくなることによって、界面状態の存在及びＧｅ／絶縁体界面における電荷が回避される。デバイスに近接してこのような電荷が存在すると、ＧＯＩ ＭＯＳＦＥＴに望ましくない閾値電圧（Ｖｔ）が生じる原因になる。
ＧＯＩ基板材料１０のＧｅ含有層１８は、絶縁体材料との強力な結合を形成しないＧｅ材料を含む。したがって、Ｇｅ含有層１８は、ＳｉＧｅ合金層又は純Ｇｅ層で良い。「ＳｉＧｅ合金」という用語は、約９９．９９原子濃度以下から成るＳｉＧｅ合金を含み、純粋Ｇｅは、１００原子濃度から成る層を含む。しかし、ＳｉＧｅ合金及び純粋Ｇｅは共に、膜の導電性タイプを制御するか、又はｐ−ｎ接合などの電子構造を形成するために、ドーパントとしても知られている不純物を含む。本発明の好ましい実施態様では、Ｇｅ含有層１８は純粋Ｇｅを含む。本発明の好ましい実施態様では、Ｇｅ含有層１８は、Ｇｅ成分が約１０％以上のＳｉＧｅ合金である。
本発明に使用されるＧｅ含有層１８の厚さは、層の形成に使用するプロセスのタイプ、及び使用するＧｅ材料のタイプによって異なる。一般に、ＭＯＳＦＥＴの製造の場合、ＧＯＩ基板材料１０のＧｅ含有層１８は、約３ｎｍ〜約１００ｎｍの厚さを有するが、約５ｎｍ〜約３０ｎｍの厚さがより一般的である。Ｇｅ光検知器の応用例の場合、Ｇｅ含有層１８は、約１００ｎｍ〜約２０００ｎｍの一般的な厚さを有する。Ｇｅ光検知器の実施態様の場合、膜厚は、主にＧｅ中の光の吸収長さによって決まる。たとえば、Ｇｅ中に１３００ｎｍ及び８５０ｎｍの波長を有する吸収長さは、それぞれ１３４０ｎｍ及び２９８ｎｍである。
図１に示す層の各々の組成構造及びその他の物理的特性は、他の図面にも適用される。
図２に示す構造では、表面粗面化１５は、埋め込み絶縁体層１４とＧｅ含有層１８との間の結合エネルギーを増加するために使用される。表面粗面化は顕微鏡的規模で生じるため、たとえば原子間力顕微鏡（ＡＦＭ）などの顕微鏡を使用しなければ見ることはできない。表面粗面化は、Ｇｅドナーウェハの表面をアルゴン（Ａｒ）イオンでスパッタリングすることにより達成することができる。スパッタリングは、自然のＧｅ酸化物をＧｅドナーウェハの表面から除去し、表面を粗面化する。表面粗面化のプロセスの詳細は、以下でさらに詳細に記載する。
本発明の実施態様によっては、中間付着層１６及び粗面化された表面１５は、図示のとおり、図３に示す絶縁体上Ｇｅ（ＧＯＩ）基板材料１０が同時に使用することができる。
図１〜３は、本発明の基本的なＧＯＩ基板材料を示す。各々の図に共通するのは、Ｇｅ含有層１８は埋め込み絶縁体層１４上に位置することである。Ｇｅ含有層１８と埋め込み絶縁体との間の結合は、中間付着層１６又は表面粗面化１５あるいはその両方の存在によって改善される。図４〜６は、本発明のＧＯＩ基板材料１０を使用できる様々なデバイスの応用例を示す。デバイスは、当業者が十分に周知している技術を用いて形成される。
詳細には、図４は、絶縁体上Ｇｅ（ＧＯＩ）を含む構造を示し、この構造は埋め込みブラッグミラー２２を使ってＧｅ光検知器を製造するために使用できる。ＧＯＩを含む構造は、基板１２と、埋め込みブラッグミラー２２と、Ｇｅ含有層１８とを含む。図１〜３の上記の埋め込み絶縁体１４の代わりに使用されるブラッグミラー２２は、それぞれ異なる屈折率ｎ１及びｎ２を有する誘電体膜２４及び２６の交互の対を含む。ブラッグミラーは、交互の誘電体層の一方を含む半対を含むことも可能である。たとえば、１．５対を含むブラッグミラーが可能であり、このようなブラッグミラーは、１対の誘電体膜と、追加の１つの誘電体膜（次の対の最初の層を構成する誘電体膜に類似する）とから成る。この図は、２対及び半対を含むブラッグミラーを示す。
埋め込み絶縁体層と呼ぶこともできる誘電体膜２４及び２６は、何らかの誘電体材料を含み、たとえば酸化物、窒化物又は酸窒化物、あるいはこれらすべてを含む何らかの誘電体材料を含む。本発明の一実施態様では、誘電体膜２４及び２６は、ＳｉＯ２及びＳｉ３Ｎ４のスタックを含む。これらの図は、２対の交互の誘電体層（及び他の対の半分）を示すが、本発明は、誘電体の複数の交互の対を使用するＧＯＩ構造を意図することに注意する。形成される誘電体対の数は、ミラーの反射率に影響する。多くの対がミラー内に形成されればされるほど、ミラーの反射率は高くなる。一例として、３．５対のＳｉＯ２／ポリシリコンを有するミラーは、一般に、９０％を超える関連する波長の光を反射する。
図５は、絶縁体上Ｇｅ（ＧＯＩ）を含む構造を示し、この構造は、埋め込み拡散ミラーを有するＧｅ光検知器を製造するために使用できる。ＧＯＩ含有構造は、基板１２、それぞれ絶縁膜１４ｔ及び１４ｂの上部と下部との間に位置する埋め込み拡散ミラー２８、及びＧｅ含有層１８を含む。光の拡散反射を得るため、ミラー２８は波形である。埋め込み拡散ミラーは、タングステン又は白金などの金属から製造することができる。
図６は、本発明のＧＯＩ基板材料を含むモノリシックに集積されたチップを示す。このチップは、Ｓｉ、たとえばＳｉ又はＳｉＧｅを含む回路３０、絶縁体膜、たとえば埋め込み絶縁体、又はミラースタック３２、及びＧＯＩ光検知器３４を含む。光検知器とＳｉを含む回路とをモノリシックに集積することにより、寄生インダクタンス及びキャパシタンスは、ハイブリッド集積と比べて減少させることができる。さらに、検知器の緻密なアレイの製造は、従来のＳｉ／Ｇｅ処理により容易に実施される。
図７及び８は、熱混合によって絶縁体上ＳｉＧｅウェハ（図９参照）に転換できる絶縁体上Ｇｅ（ＧＯＩ）基板材料１０の２つの例を示す。詳細には、図７は、基板１２、及び基板１２の上面に位置する埋め込み絶縁体層１４、埋め込み絶縁体層１４の上面に位置する非晶質シリコンから成る中間付着層１６、及び中間付着層１６の上面に位置するＧｅ含有層１９を含むＧＯＩ基板材料１０を示す。図示しないが、表面粗面化が存在する場合がある。
図８は、基板１２、基板１２の上面に位置する埋め込み絶縁体層１４、埋め込み絶縁体層１４の上面に位置するポリシリコンから成る中間付着層１６、及び中間付着層１６の上面に位置するＧｅ含有層１８を含むＧＯＩ基板材料１０を示す。図示しないが、表面粗面化が存在する場合がある。
熱混合を使用すると、ウェハは、シリコン層を界面に残さずに、絶縁体上ＳｉＧｅ（ＳＧＯＩ）ウェハ又は絶縁体上Ｇｅ（ＧＯＩ）ウェハに転換することができる。シリコン付着層をＧｅに富むＳＧＯＩ（図９）に転換するには、ＧＯＩ構造（図７〜８）は、不活性雰囲気中でアニールする。シリコンを含まないＧＯＩ構造を得るには、ウェハ（図７及び８）は、酸素を含む不活性雰囲気中でアニールする。後者の場合、シリコン膜が酸化すると、酸化物上に純Ｇｅ層（絶縁体）が残る。熱混合に必要なアニール温度は、システムの融点に近く、シリコンとゲルマニウム要素の比率によって決まる。
図９では、参照符号１２は基板を示し、参照符号１４は埋め込み絶縁体層を示し、参照符号２５は、実質的に弛緩したＳｉＧｅ合金層である。
熱混合プロセスでは、加熱ステップは、Ｓｉ付着層及びＧｅ含有層全体にＧｅの相互拡散が可能であり、ひいては埋め込み絶縁体層上に実質的に弛緩した単結晶ＳｉＧｅ層を形成する温度で行われる。実質的に弛緩した単結晶層は、Ｇｅ含有層１８及びＳｉ層１６の均質な混合物から成ることに注意する。
本発明に使用できる熱混合プロセス及び条件の完全な説明は、たとえば２００２年１月２３日に出願され、本願と同一の出願人に譲渡された同時係属米国特許出願第１０／０５５，１３８号「Ｍｅｔｈｏｄ ｏｆ Ｃｒｅａｔｉｎｇ Ｈｉｇｈ−Ｑｕａｌｉｔｙ Ｒｅｌａｘｅｄ Ｓｉｇｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ ｆｏｒ Ｓｔｒａｉｎｅｄ Ｓｉ ＣＭＯＳ Ａｐｐｌｉｃａｔｉｏｎｓ」、２００２年１月４日に出願され、本願と同一の出願人に譲渡された同時係属米国特許出願１０／０３７，６１１号「Ｍｅｔｈｏｄ Ｆｏｒ Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｒｅｌａｘｅｄ ＳｉＧｅ Ｂｕｆｆｅｒ Ｌａｙｅｒｓ ｏｎ Ｓｉｌｉｃｏｎ−ｏｎＩｎｓｕｌａｔｏｒｓ ａｎｄ Ｓｔｒｕｃｔｕｒｅｓ Ｃｏｎｔａｉｎｉｎｇ ｔｈｅ Ｓａｍｅ」、２００３年５月３０日に出願された米国特許出願第１０／４４８，９４８号「Ｈｉｇｈ Ｑｕａｌｉｔｙ ＳＧＯＩ ｂｙ Ａｎｎｅａｌｉｎｇ Ｎｅａｒ ｔｈｅ Ａｌｌｏｙ Ｍｅｌｔｉｎｇ Ｐｏｉｎｔ」、２００３年５月３０日に出願され、本願と同一の出願人に譲渡された同時係属米国特許出願第１０／４４８，９５４号「ＳｉＧｅ Ｌａｔｔｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｕｓｉｎｇ ａ Ｃｏｍｂｉｎａｔｉｏｎ ｏｆ Ｏｘｉｄａｔｉｏｎ，Ｔｈｉｎｎｉｎｇ ａｎｄ Ｅｐｉｔａｘｉａｌ Ｒｅｇｒｏｗｔｈ」に見られる。熱混合、及び熱混合を達成するために使用できる条件を説明する上記の各々の参考文献の全体の内容は、本願に援用する。
次に、図３のＧＯＩ基板材料を製造するために本発明で使用される基本的な処理ステップについて、図１０〜１７を参照してさらに詳細に説明する。表面粗面化及び中間付着層の両方を使用する実施態様を図示して説明するが、以下の方法は、表面粗面化ステップをなくすか、又は図１及び２に示すＧＯＩ材料を提供するための付着層をなくすことにより、多少変更することができる。上記の様々な構造は、上記のデバイスの各々を形成するための公知の技術と同じ基本的な処理計画を使用することができる。
図１０は、本発明に使用できる最初のＧｅ含有供与ウェハ１００を示す。この最初のＧｅ含有供与ウェハ１００の一部分は、最終的なＧＯＩ基板材料１０でＧｅ含有層１８として使用される。供与Ｇｅ含有ウェハ１００の一方の表面は、当業者が十分に周知している技術を使用して粗面化される。たとえば、表面粗面化は、アルゴン又はその他の何らかの不活性ガス中でスパッタリングすることにより達成できる。スパッタリングは、最初のＧｅ含有ウェハ１００から自然の酸化物を除去し、さらに図１１に示す表面１５を粗面化する。表面粗面化ステップは任意であり、本発明のすべての実施態様に使用されるわけではない。
次に、Ｓｉなどの中間付着層１６は、スパッタリングして清掃されたＧｅ表面上に形成され、図１２に示す構造を提供する。中間付着層１６の形成は、一般にスパッタの清掃と同じチャンバ内で行われ、真空を破壊することはない。
中間付着層１６の形成に使用できる方法の具体的な実施例としては、公知の任意の堆積プロセスがあり、たとえば化学気相堆積、物理気相堆積、プラズマＣＶＤ、エピタキシャル成長、化学溶液堆積、原子層堆積、蒸発、スパッタリングなどが挙げられる。中間付着層１６の厚さは一般に約１０ｎｍだが、用途に応じてより厚くても薄くても良い。たとえば、熱混合によりＧＯＩ層をＳＧＯＩ層に転換するには、一般に、比較的厚い付着層１６が必要である。実施態様によっては、中間付着層１６は任意である。
埋め込み絶縁体層１４は、付着層１６の表面に形成され、たとえば図１３に示す構造を提供する。上記のとおり、埋め込み絶縁体層１４は酸化物又は窒化物で良いが、ＳｉＯ２などの酸化物がより好ましい。埋め込み絶縁体層１４は堆積プロセスによって形成することができ、たとえば化学気相堆積、物理気相堆積、プラズマＣＶＤ、化学溶液堆積、又は原子層堆積、蒸発が挙げられる。別法によると、埋め込み絶縁体層１４は、熱酸化又は窒化プロセスにより形成することができる。埋め込み絶縁体層１４の形成は、一般に付着層１６と同じチャンバ内で行われ、真空を破壊することはない。追加の膜は、たとえば誘電ブラッグミラーを実現するために使用することができる。本発明のこの時点で、拡散ミラーを形成することも可能である。
本発明の実施態様によっては、任意の低温酸化物（ＬＴＯ）（図示しない）を図１３に示す膜スタック上に形成することができる。ＬＴＯ膜は、図１３の膜スタックと基板１２との間の「接着剤」として使用される。ＬＴＯは、たとえば化学気相堆積、物理気相堆積、プラズマＣＶＤ、化学溶液堆積、又は原子層堆積、蒸発などの堆積プロセスを使用して形成される。ＬＴＯ膜は、存在する場合、ＬＴＯを緻密化するため、一般に約４００℃〜約６５０℃の温度でアニールされる。
本明細書に記載する様々な堆積法は、同じチャンバ内で行う必要はなく、各々の堆積エッチング又は清掃ステップ専用のチャンバを有するクラスターツール内で行うほうが一般的である。
次に、埋め込み絶縁体層１４又は任意のＬＴＯ膜の露出表面は、図１４に示す平滑な表面を得るために、たとえば化学機械的研磨（ＣＭＰ）などの従来の平坦化プロセスにより研磨される。平滑な表面は、一般に融接に必要である。図１４では、平坦化プロセスは、埋め込み絶縁体層１４の露出表面を平滑化する。
次に、図１４に示す構造は、水素イオンに富むプロファイルを構造に形成するために、水素（Ｈ＋）１０２を注入される。水素注入プロセス時の構造は、たとえば図１５に示されている。水素注入ステップの投与量は、一般に約１Ｅ１５ｃｍ−２〜約１Ｅ１７ｃｍ−２であるが、約３Ｅ１６〜約４Ｅ１６ｃｍ−２の水素イオン投与量がより一般的である。注入エネルギーは、移動層の厚さを画定する。たとえば、３６０ｎｍ厚のＧｅ膜を移動させるには、約１００ｋｅＶのＨ２注入エネルギーを必要とする。水素注入は、一般に、約０℃〜約１００℃の注入温度で行われるが、約２０℃〜約４０℃の注入温度がより一般的である。注入エネルギーは、Ｇｅ含有ウェハ１００から移動されるＧｅ含有層１８の厚さを決定する。注入条件は、水素イオンに富む領域がＧｅ含有ウェハ１００内に形成される条件である。
次に、図１５に示す構造、つまり埋め込み絶縁体層１４及び基板１２の研磨表面は、当業者が周知している技術を使用して清掃及び表面処理される。表面処理は、両方又は一方の表面を親水性又は疎水性薬剤で処理することを含む。Ｇｅウェハ１００はフリップされ、基板１２上に配置される。図１６の矢印は、フリップステップの方向を示す。本発明によると、図１５の清掃及び処理された構造は、埋め込み絶縁体層１４の露出表面が基板１２の表面の上部になるように、基板１２上にフリップされる。
本発明に使用される結合プロセスは、外部の力が存在するか又は存在しない状態における定格室温で２個のウェハを接触させることを含む。「定格室温」という用語は、約２０℃〜約４０℃の温度を意味する。結合をさらに強化し、Ｇｅ含有ドナーウェハの所望の分離を生じさせるため、以下のアニールが行われる。
先ず、基板１２と埋め込み絶縁体層１４との間の結合を強化する第１温度で第１アニールが行われる。特に、第１アニールは一般に約１００℃〜約３００℃の温度で行われるが、約２００℃〜約２５０℃の第１アニール温度がより一般的である。第１アニールは、一般に、Ｈｅ、Ｎ２、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ及びこれらの混合物などの不活性気体雰囲気で行われる。実施態様によっては、不活性気体雰囲気は酸素含有気体で希薄化される。第１アニールは、一般に、約１時間〜約４８時間の期間にわたって行われるが、約３時間〜約２４時間の期間がより一般的である。第１アニールは、周囲気体を変更するか又は変更せずに、上記の範囲内の所望の目標温度まで単一上昇率を使用して行われるか、又は交互に様々な上昇及びソークサイクルが行われる。
第１アニールの後、供与Ｇｅ含有ウェハ１００を分離し１１０、適切な厚さのＧｅ含有層１８を残すことができる第２アニールが行われる。第２アニールは、一般に約２５０℃〜約４００℃の温度で行われるが、約３００℃〜約３７５℃の第２アニール温度がより一般的である。第２アニールは、一般に、Ｈｅ、Ｎ２、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ及びこれらの混合物などの不活性気体雰囲気で行われる。第２アニール雰囲気は、第１アニールに使用される雰囲気と同じでも異なっても良い。実施態様によっては、不活性気体雰囲気は、酸素含有期待で希薄化される。第２アニールは、一般に、約１時間〜約２４時間の期間にわたって行われるが、約２時間〜約６時間の期間がより一般的である。第２アニール期間は、使用するアニール温度及び注入投与量によって決まる。第２アニールは、周囲気体を変更するか又は変更せずに、上記の範囲内の所望の目標温度まで単一上昇率を使用して行われるか、又は交互に様々な上昇及びソークサイクルが行われる。
埋め込み絶縁体層１４と基板１２との間の結合をさらに強化することが可能な第３温度における第３アニールは、第２アニールの後に行われる。第３アニールは、一般に、約５００℃〜約９００℃の温度で行われるが、約５００℃〜約８５０℃の第３アニール温度がより一般的である。第３アニールは、一般に、Ｈｅ、Ｎ２、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ及びこれらの混合物などの不活性気体雰囲気中で行われる。第３気体雰囲気は、以前に使用した雰囲気の何れかと同じでも異なっても良い。実施態様によっては、不活性気体雰囲気は、酸素含有気体で希薄化される。第３アニールは、一般に、約１時間〜約４８時間の期間にわたって行われるが、約２時間〜約５時間の期間がより一般的である。第３アニールは、周囲気体を変更するか又は変更せずに、上記の範囲内の所望の目標温度まで単一上昇率を使用して行われるか、又は交互に様々な上昇及びソークサイクルが行われる。
図１７は、Ｇｅ含有ウェハの一部分が分離される第２アニール時の構造を示す。この分離は、水素イオン注入物が豊富な領域内で行われ、Ｓｉ含有層１８が後に残る。Ｇｅ含有ドナーウェハ１００の一部分に付けられた上向きの矢印１１０は、分離を示す。
アニール後、Ｇｅ含有層１８は、本発明のこの段階でＣＭＰにより任意に研磨される。最終的に得られる構造を図３に示す。
図１８は、上記に概略を述べた方法を使用して製造されたＧＯＩサンプルの高解像度ｘ線回折マップを示す。このマップは、シリコン基板からの回折ピーク、及び単結晶Ｇｅ膜からのもう１つの回折ピークを示す。この２つのピークは、角度間隔ＤｑＢで分離される。この角度分離は、Ｇｅ膜が、Ｓｉウェハ上に移動された後に、容積が一定の格子を維持している（つまり、濾過されていない）ことを示す。Ｇｅ回折ピークは薄い膜であり、予想されるシリコン基板の回折ピークより広い。回折ピーク間には偏位（Ｄｗ）が存在し、これは、基板の（００１）格子平面と結合ＧＯＩ層の格子平面とのわずかなミスアラインメントを示すことに注意する。このミスアラインメントは、偶発的なウェハのミスカットによるものであり、ウェハ結合により形成される構造の典型的な痕跡である。
本発明について、好ましい実施態様に関して特に図示及び説明したが、当業者は、形式及び詳細の上記及びその他の変更は、本発明の範囲及び精神を逸脱することなく行われることを理解するであろう。したがって、本発明は、説明及び図示した正確な形式及び詳細に限定されるのではなく、添付の請求の範囲の範囲内に分類されることを意図する。
当業者は、本発明が、上記の実施例の実施態様に関連して説明されているが、本発明はこれらの実施態様に限定されず、本発明の範囲内に分類される多くの可能性のある変形及び変更があることを理解するであろう。
本開示の範囲は、本明細書で開示する新規な特徴又は特徴の組合せを含む。本願の出願人は、本明細書により、本出願又は本出願から派生するその他の出願の遂行に当たり、新たな請求の範囲は、このような特徴又は特徴の組合せについて系統的に説明することを通知する。特に、添付の請求の範囲に関して、従属請求項の特徴は、独立請求項の特徴と結合され、個々の独立請求項の特徴は、単に請求の範囲に列挙された特定の組合せで結合されるのではなく、任意の適切な方法で結合される。
紛らわしさを避けるために、本明細書及び請求の範囲で使用する「含む」という用語は、「のみから成る」を意味すると解釈しないものとする。
本発明の絶縁体上ゲルマニウム（ＧＯＩ）ウェハを示す図であり、中間付着層は、Ｇｅ含有層と埋め込み絶縁体との間に強力な結合を得るために使用される。 本発明の絶縁体上ゲルマニウム（ＧＯＩ）ウェハを示す図（断面図）であり、Ｇｅ含有層の表面は、Ｇｅ含有層と埋め込み絶縁体層との間の結合エネルギーを増加させるために粗面化される。 表面粗面化及び中間付着層の両方が使用される絶縁体上ゲルマニウム（ＧＯＩ）ウェハを示す図（断面図）である。 本発明の絶縁体上ゲルマニウム（ＧＯＩ）ウェハを示す図（断面図）であり、ブラッグミラーは、Ｇｅ含有層の下に位置する。図中、ブラッグミラーは、異なる屈折率を有する２個の交互の誘電体材料を複数個含む。 本発明の絶縁体上ゲルマニウム（ＧＯＩ）ウェハを示す図（断面図）であり、拡散ミラーは絶縁体上Ｇｅ膜の下に配置され、拡散ミラーは２つの絶縁体膜の間に位置する。 Ｓｉ含有回路とモノリシックに集積される本発明の絶縁体上Ｇｅ光検知器を示す図（断面図）である。 本発明の絶縁体上ゲルマニウム（ＧＯＩ）ウェハを示す図（断面図）であり、非晶質シリコン層はＧｅ含有層の下に位置する。 本発明の絶縁体上ゲルマニウム（ＧＯＩ）ウェハを示す図（断面図）であり、ポリシリコン層はＧｅ含有層の下に位置する。 熱混合により形成される本発明の絶縁体上ＳｉＧｅ（ＳＧＯＩ）ウェハを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 図３に示す絶縁体上Ｇｅウェハを形成する時に使用される基本的な処理ステップを示す図（断面図）である。 本発明の方法により形成される結合絶縁体上Ｇｅウェハの３軸ｘ線回折マップである。

Claims (41)

  1. 半導体及び非半導体のいずれか一方の基板と、基板の上面に位置する埋め込み絶縁体層と、埋め込み絶縁体層の上面に位置する中間付着層と、中間付着層の上面に位置するＧｅ含有層とを含む半導体ウェハであって、前記Ｇｅ含有層が、中間付着層により埋め込み絶縁体層に取り付けられる半導体ウェハ。
  2. 中間付着層に接触するＧｅ含有層の表面が粗面化される、請求項１に記載の半導体ウェハ。
  3. 前記中間付着層がＳｉ材料である、請求項１又は２に記載の半導体ウェハ。
  4. 前記Ｓｉ材料が単結晶Ｓｉ、多結晶Ｓｉ、非晶質Ｓｉ、エピタキシャルＳｉ及びこれらの組合せのいずれか１つあるいは組合せからなる、請求項３に記載の半導体ウェハ。
  5. 半導体及び非半導体のいずれか一方の基板と、基板の上面に位置する埋め込み絶縁体層と、埋め込み絶縁体層の上面に位置するＧｅ含有層とを含む半導体ウェハであって、前記Ｇｅ含有層が、粗面化された表面により埋め込み絶縁体層に取り付けられる半導体ウェハ。
  6. 前記Ｇｅ含有層が純Ｇｅ層である、請求項１〜５の何れか１項に記載の半導体ウェハ。
  7. 前記Ｇｅ含有層が、１ｎｍ〜１０００ｎｍの厚さを有する薄い層である、請求項１〜６の何れか１項に記載の半導体ウェハ。
  8. 前記基板が、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及びその他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体から成る群から選択した半導体を含む半導体基板である、請求項１〜７の何れか１項に記載の半導体ウェハ。
  9. 前記基板が、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＣ、Ｓｉ／ＳｉＧｅＣ及び成形絶縁体上シリコンから成る群から選択したＳｉ含有半導体基板である、請求項１〜７の何れか１項に記載の半導体ウェハ。
  10. 前記基板が濾過層、非濾過層、又はこれらの組合せを含む、請求項１〜９の何れか１項に記載の半導体ウェハ。
  11. 前記埋め込み絶縁体層が結晶質酸化物もしくは非結晶質酸化物、窒化物、及びこれらの組合せ中の少なくとも１つから成る、請求項１〜１０の何れか１項に記載の半導体ウェハ。
  12. 前記埋め込み絶縁体層がＳｉＯ２を含む、請求項１〜１１の何れか１項に記載の半導体ウェハ。
  13. 前記埋め込み絶縁体層が、屈折率が異なる交互の誘電体層を少なくとも１対有するブラッグミラーである、請求項１〜１２の何れか１項に記載の半導体ウェハ。
  14. 埋め込み絶縁体層と別の埋め込み絶縁体との間に位置する埋め込み拡散ミラーをさらに含む、請求項１〜１３の何れか１項に記載の半導体ウェハ。
  15. 埋め込み拡散ミラーが波形をなす、請求項１４に記載の半導体ウェハ。
  16. 埋め込み拡散ミラーが金属を含む、請求項１５に記載の半導体ウェハ。
  17. 基板と、前記基板上に位置するブラッグミラーと、前記ブラッグミラー上に位置する絶縁体上Ｇｅとを含む半導体ウェハであって、前記ブラッグミラーが、２個の交互の誘電体膜を複数含む半導体ウェハ。
  18. 前記ブラッグミラーが、ＳｉＯ２とＳｉ３Ｎ４との交互の層を複数含む請求項１７に記載の半導体ウェハ。
  19. 少なくとも、請求項１〜１８の何れか１項に記載の半導体ウェハと、該半導体ウェハ上に位置する少なくとも１個のデバイス又は回路とを含む半導体構造。
  20. デバイスがＧｅ光検知器である、請求項１９に記載の半導体構造。
  21. 回路がＳｉ含有回路である、請求項１９又は２０に記載の半導体構造。
  22. 前記デバイス又は前記回路がモノリシックに集積される、請求項１９、２０又は２１に記載の半導体構造。
  23. 絶縁体上ゲルマニウムを形成するための方法であって、中間付着層をＧｅ含有ドナー基板上に形成するステップと、埋め込み絶縁体層を前記中間付着層上に形成するステップと、水素を前記Ｇｅ含有ドナー基板中に注入するステップと、埋め込み絶縁体層の露出表面を半導体及び非半導体のいずれか一方の基板に結合するステップとを含み、前記結合時に、Ｇｅ含有ドナー基板の一部分が前記基板に移動される方法。
  24. Ｇｅ含有ドナー基板の表面が、前記中間付着層を形成する前に粗面化される、請求項２３に記載の方法。
  25. 絶縁体上ゲルマニウムを形成するための方法であって、Ｇｅ含有ドナー基板の表面を粗面化するステップと、埋め込み絶縁体層を前記粗面化された表面上に形成するステップと、水素を前記Ｇｅ含有ドナー基板中に注入するステップと、埋め込み絶縁体層の露出表面を半導体及び非半導体のいずれか一方の基板に結合するステップとを含み、前記結合時に、Ｇｅ含有ドナー基板の一部分が前記基板に移動される方法。
  26. 中間付着層が粗面化された表面上に形成され、前記埋め込み絶縁体が前記中間付着層上に形成される、請求項２５に記載の方法。
  27. 前記粗面化された表面が、不活性気体中におけるスパッタリングにより達成される、請求項２４、２５又は２６に記載の方法。
  28. Ｇｅ含有ドナー基板が純粋Ｇｅウェハである、請求項２３〜２７の何れか１項に記載の方法。
  29. 注入が１Ｅ１５ｃｍ−２〜１Ｅ１７ｃｍ−２の水素投与量を使用して行われる、請求項２３〜２８の何れかに記載の方法。
  30. 注入が、３Ｅ１６〜４Ｅ１６ｃｍ−２の水素投与量を使用して行われる、請求項２９に記載の方法。
  31. 注入が、２０℃〜４０℃の注入温度で行われる、請求項２３〜３０の何れか１項に記載の方法。
  32. 埋め込み絶縁層及び基板の露出表面が、結合前に清掃及び表面処理される、請求項２３〜３１の何れか１項に記載の方法。
  33. 前記結合が、ウェハをフリップし、接触結合及びアニールすることを含む、請求項２３〜３２の何れか１項に記載の方法。
  34. 前記アニールが、基板と埋め込み絶縁体層との間の結合を強化することが可能な第１温度における第１アニールと、Ｇｅ含有ドナー層の一部分を除去することが可能な第２温度における第２アニールと、結合をさらに強化することが可能な第３温度における第３アニールとを含む、請求項３３に記載の方法。
  35. 第１温度での第１アニールが、１時間〜４８時間にわたって１００℃〜３００℃でおこなわれる、請求項３４に記載の方法。
  36. 第２温度での第２アニールが、１時間〜２４時間にわたって２５０℃〜４００℃でおこなわれる、請求項３４又は３５に記載の方法。
  37. 第３温度での第３アニールが、１時間〜４８時間にわたって５００℃〜９００℃でおこなわれる、請求項３４、３５又は３６に記載の方法。
  38. 第１、第２及び第３アニールが、酸素含有気体で任意に希薄化される同じか又は異なる不活性気体雰囲気中で行われる、請求項３４、３５、３６又は３７に記載の方法。
  39. 前記第１、第２及び第３アニールが、単一上昇率を使用して行われるか、又は様々な上昇及びソークサイクルを使用して行われる、請求項３４〜３８の何れか１項に記載の方法。
  40. 前記埋め込み絶縁体層の形成と前記水素注入との間に、化学機械的研磨ステップを行うことをさらに含む、請求項２３〜３９の何れか１項に記載の方法。
  41. 半導体ウェハを形成する方法であって、埋め込み絶縁体と、埋め込み絶縁体上に位置するＳｉ付着層と、Ｓｉ付着層上のＧｅ含有層とを含む基板を提供するステップと、Ｇｅ含有層及びＳｉ付着層を熱混合して、絶縁体上ＳｉＧｅ又は絶縁体上Ｇｅを形成するステップとを含む方法。
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WO (1) WO2005043614A2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201364A (zh) * 2011-05-26 2011-09-28 北京大学 一种绝缘体上锗衬底的制备方法
KR20170017880A (ko) * 2014-06-13 2017-02-15 인텔 코포레이션 웨이퍼 본딩을 위한 표면 캡슐화
JP2020504462A (ja) * 2017-01-11 2020-02-06 ソワテク 前面型撮像素子用基板および前記基板の製造方法
JP2022013244A (ja) * 2020-07-03 2022-01-18 信越半導体株式会社 接合型半導体受光素子及び接合型半導体受光素子の製造方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
JP4413580B2 (ja) * 2003-11-04 2010-02-10 株式会社東芝 素子形成用基板の製造方法
US20050274988A1 (en) * 2004-06-01 2005-12-15 Hong Sungkwon C Imager with reflector mirrors
US7157300B2 (en) * 2004-11-19 2007-01-02 Sharp Laboratories Of America, Inc. Fabrication of thin film germanium infrared sensor by bonding to silicon wafer
JP4427489B2 (ja) * 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
US7656049B2 (en) * 2005-12-22 2010-02-02 Micron Technology, Inc. CMOS device with asymmetric gate strain
US7456057B2 (en) * 2005-12-31 2008-11-25 Corning Incorporated Germanium on glass and glass-ceramic structures
GB0612093D0 (en) * 2006-06-19 2006-07-26 Univ Belfast IC Substrate and Method of Manufacture of IC Substrate
FR2911431B1 (fr) * 2007-01-16 2009-05-15 Soitec Silicon On Insulator Procede de fabrication de structures soi a couche isolante d'epaisseur controlee
EP1993143A1 (de) * 2007-05-14 2008-11-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement, Verfahren zu dessen Herstellung und dessen Verwendung
TWI352849B (en) * 2007-07-17 2011-11-21 Chunghwa Picture Tubes Ltd Active matrix substrate
US20090114274A1 (en) * 2007-11-02 2009-05-07 Fritzemeier Leslie G Crystalline thin-film photovoltaic structures
US8178419B2 (en) 2008-02-05 2012-05-15 Twin Creeks Technologies, Inc. Method to texture a lamina surface within a photovoltaic cell
FR2933534B1 (fr) * 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
US8236603B1 (en) 2008-09-04 2012-08-07 Solexant Corp. Polycrystalline semiconductor layers and methods for forming the same
FR2938119B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
US8415187B2 (en) * 2009-01-28 2013-04-09 Solexant Corporation Large-grain crystalline thin-film structures and devices and methods for forming the same
KR101096980B1 (ko) * 2009-02-04 2011-12-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7927909B2 (en) * 2009-05-01 2011-04-19 Sharp Laboratories Of America, Inc. Germanium film optical device fabricated on a glass substrate
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
WO2011106232A2 (en) 2010-02-25 2011-09-01 Corning Incorporated Compositions and methods for making low thermal expansion ceramic bodies
JP2013527598A (ja) * 2010-03-24 2013-06-27 サイオニクス、インク． 高められた電磁放射線検出を有するデバイス及び関連方法
EP2562789A4 (en) * 2010-04-20 2015-03-04 Sumitomo Electric Industries PROCESS FOR PRODUCING COMPOSITE SUBSTRATE
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
WO2011160130A2 (en) 2010-06-18 2011-12-22 Sionyx, Inc High speed photosensitive devices and associated methods
CN101882624B (zh) 2010-06-29 2011-09-14 清华大学 在绝缘衬底上形成有高Ge应变层的结构及形成方法
US8652925B2 (en) 2010-07-19 2014-02-18 International Business Machines Corporation Method of fabricating isolated capacitors and structure thereof
US9231061B2 (en) * 2010-10-25 2016-01-05 The Research Foundation Of State University Of New York Fabrication of surface textures by ion implantation for antireflection of silicon crystals
US8298923B2 (en) 2010-10-27 2012-10-30 International Business Machinces Corporation Germanium-containing release layer for transfer of a silicon layer to a substrate
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
EP2732402A2 (en) 2011-07-13 2014-05-21 Sionyx, Inc. Biometric imaging devices and associated methods
CN102383192B (zh) * 2011-07-29 2014-06-18 上海新傲科技股份有限公司 锗衬底的生长方法以及锗衬底
CN102290369B (zh) * 2011-09-22 2013-12-04 中国科学院上海微系统与信息技术研究所 一种薄goi晶片及其制备方法
US8841161B2 (en) 2012-02-05 2014-09-23 GTAT.Corporation Method for forming flexible solar cells
US8916954B2 (en) 2012-02-05 2014-12-23 Gtat Corporation Multi-layer metal support
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
CN103578934B (zh) * 2012-07-24 2016-12-07 中国科学院微电子研究所 一种硅基绝缘体上锗衬底结构及其制备方法
US8785294B2 (en) 2012-07-26 2014-07-22 Gtat Corporation Silicon carbide lamina
WO2014022722A2 (en) * 2012-08-02 2014-02-06 Gtat Corporation Epitaxial growth on thin lamina
KR20150130303A (ko) 2013-02-15 2015-11-23 사이오닉스, 아이엔씨. 안티 블루밍 특성 및 관련 방법을 가지는 높은 동적 범위의 cmos 이미지 센서
US9939251B2 (en) 2013-03-15 2018-04-10 Sionyx, Llc Three dimensional imaging utilizing stacked imager devices and associated methods
CN103337279A (zh) * 2013-06-26 2013-10-02 汕头万顺包装材料股份有限公司光电薄膜分公司 透明导电膜及具有该导电膜的触摸面板
US9209345B2 (en) * 2013-06-29 2015-12-08 Sionyx, Inc. Shallow trench textured regions and associated methods
US8980746B2 (en) * 2013-08-13 2015-03-17 Lam Research Corporation Adhesion layer for through silicon via metallization
CN103646909B (zh) * 2013-12-24 2016-01-20 中国科学院上海微系统与信息技术研究所 绝缘体上锗goi结构的制备方法
US9418870B2 (en) * 2014-02-12 2016-08-16 International Business Machines Corporation Silicon germanium-on-insulator formation by thermal mixing
US9209301B1 (en) * 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
CN104701360B (zh) * 2015-03-17 2017-09-29 福建工程学院 一种绝缘层上高浓度n型掺杂薄锗材料及其制作方法
TWI550112B (zh) * 2015-04-10 2016-09-21 欣欣天然氣股份有限公司 光電轉換元件的基板的製造方法
WO2016196060A1 (en) * 2015-06-01 2016-12-08 Sunedison Semiconductor Limited A method of manufacturing semiconductor-on-insulator
WO2017065692A1 (en) * 2015-10-13 2017-04-20 Nanyang Technological University Method of manufacturing a germanium-on-insulator substrate
US9659960B1 (en) 2015-12-09 2017-05-23 International Business Machines Corporation Extremely thin silicon-on-insulator silicon germanium device without edge strain relaxation
FR3061802B1 (fr) * 2017-01-11 2019-08-16 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat
CN106952861B (zh) * 2017-04-06 2020-04-21 中国科学院微电子研究所 一种绝缘体上锗衬底结构及其制备方法
CN108447819B (zh) * 2018-04-18 2021-06-11 厦门大学 一种无界面气泡绝缘层上锗键合方法
JP7207364B2 (ja) 2020-05-19 2023-01-18 Ｊｆｅスチール株式会社 ロッドミルのロッド交換装置及び方法
CN113270505B (zh) * 2021-04-13 2024-05-17 广东省大湾区集成电路与系统应用研究院 一种光电探测器结构及其制备方法
CN113270504A (zh) * 2021-04-13 2021-08-17 广东省大湾区集成电路与系统应用研究院 一种光电探测器结构及其制备方法
CN115070515A (zh) * 2022-06-20 2022-09-20 长春长光圆辰微电子技术有限公司 在goi生产中减少cmp大面积边缘剥落的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153928A (ja) * 1993-11-26 1995-06-16 Toshiba Corp 半導体基板およびその製造方法
JPH08148661A (ja) * 1994-11-24 1996-06-07 Sony Corp Ｓｏｉ基板およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US590695A (en) * 1897-09-28 John s
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
FR2789517B1 (fr) * 1999-02-10 2001-03-09 Commissariat Energie Atomique Procede de formation sur un support d'une couche de silicium a usage optique et mise en oeuvre du procede pour la realisation de composants optiques
JP2001036054A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
WO2002013342A2 (en) * 2000-08-04 2002-02-14 Amberwave Systems Corporation Silicon wafer with embedded optoelectronic material for monolithic oeic
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US6638835B2 (en) * 2001-12-11 2003-10-28 Intel Corporation Method for bonding and debonding films using a high-temperature polymer
US6667528B2 (en) * 2002-01-03 2003-12-23 International Business Machines Corporation Semiconductor-on-insulator lateral p-i-n photodetector with a reflecting mirror and backside contact and method for forming the same
JP3873012B2 (ja) * 2002-07-29 2007-01-24 株式会社東芝 半導体装置の製造方法
WO2004021420A2 (en) * 2002-08-29 2004-03-11 Massachusetts Institute Of Technology Fabrication method for a monocrystalline semiconductor layer on a substrate
US6897498B2 (en) * 2003-03-31 2005-05-24 Sioptical, Inc. Polycrystalline germanium-based waveguide detector integrated on a thin silicon-on-insulator (SOI) platform
US6989058B2 (en) * 2003-09-03 2006-01-24 International Business Machines Corporation Use of thin SOI to inhibit relaxation of SiGe layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153928A (ja) * 1993-11-26 1995-06-16 Toshiba Corp 半導体基板およびその製造方法
JPH08148661A (ja) * 1994-11-24 1996-06-07 Sony Corp Ｓｏｉ基板およびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201364A (zh) * 2011-05-26 2011-09-28 北京大学 一种绝缘体上锗衬底的制备方法
KR20170017880A (ko) * 2014-06-13 2017-02-15 인텔 코포레이션 웨이퍼 본딩을 위한 표면 캡슐화
JP2017523588A (ja) * 2014-06-13 2017-08-17 インテル・コーポレーション ウェハ接合のための表面封入
KR102206378B1 (ko) * 2014-06-13 2021-01-22 인텔 코포레이션 웨이퍼 본딩을 위한 표면 캡슐화
JP2020504462A (ja) * 2017-01-11 2020-02-06 ソワテク 前面型撮像素子用基板および前記基板の製造方法
JP7170664B2 (ja) 2017-01-11 2022-11-14 ソワテク 前面型撮像素子用基板および前記基板の製造方法
JP2022013244A (ja) * 2020-07-03 2022-01-18 信越半導体株式会社 接合型半導体受光素子及び接合型半導体受光素子の製造方法
JP7354943B2 (ja) 2020-07-03 2023-10-03 信越半導体株式会社 接合型半導体受光素子及び接合型半導体受光素子の製造方法

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