KR20100011995A - 실리콘게르마늄-온-절연체 기판 및 게르마늄-온-절연체 기판을 제조하기 위한 방법 - Google Patents

실리콘게르마늄-온-절연체 기판 및 게르마늄-온-절연체 기판을 제조하기 위한 방법 Download PDF

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Abstract

본 발명의 게르마늄-온-절연체(Ge-on-insulator; GOI) 기판 재료를 제조하는 방법, 상기 방법에 의해 생산된 GOI 기판 재료 및 적어도 GOI 기판 재료를 포함할 수 있는 다양한 구조가 제공된다. GOI 기판 재료는 적어도 기판, 상기 기판 상부에 위치한 매몰 절연층, 및 상기 매몰 절연층 상부에 위치한 게르마늄 함유층(바람직하게는 순수 게르마늄)을 포함한다. 본 발명의 GOI 기판 재료에서, 게르마늄 함유층은 또한 GOI막으로 지칭될 수도 있다. GOI막은 소자가 형성될 수 있는 본 발명의 기판 재료의 층이다.
기판, 실리콘게르마늄 절연체, 게르마늄 절연체

Description

실리콘게르마늄-온-절연체 기판 및 게르마늄-온-절연체 기판을 제조하기 위한 방법{METHOD FOR FABRICATING SiGe-ON-INSULATOR(SGOI) AND Ge-ON-INSULATOR(GOI) SUBSTRATES}
본 발명은 반도체 기판 재료에 관한 것이며, 특히 게르마늄-온-절연체(germanium-on-insulator; 이하 GOI)와, 실리콘게르마늄-온-절연체(silicon germanium-on-insulator; 이하 SGOI) 기판 재료 및 GOI 기판 재료를 형성하는 방법에 대한 것이다. 본 발명은 또한 적어도 본 발명의 GOI 기판 재료를 포함하는 반도체 구조에 관한 것이다.
반도체 산업에서, 전자 및 정공에 있어서 게르마늄(Ge)이 실리콘(Si)보다 더 높은 캐리어 이동도(carrier mobility)를 가짐은 잘 알려져 있다. 더 높은 캐리어 이동도를 가짐에도 불구하고, 산화 게르마늄의 품질이 일반적으로 나쁘기 때문에, 게르마늄 기판은 현재 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; 이하 MOSFET)의 제조에 사용되고 있지 않다.
실리콘 기술이 진보함에 따라 MOSFET 게이트 절연체로서 고유전율 유전 체(high-k dielectric)(SiO2보다 더 높은 유전 상수를 가짐)가 도입되었다. 고유전율 유전체는 또한 게르마늄과 함께 사용가능할 것으로 기대되며, 따라서 게르마늄 기반 전계 효과 트랜지스터(field effect transistor; 이하 FET)를 구현함에 있어 주된 장애 요소를 제거할 수 있을 것으로 기대된다. 높은 전자 및 정공 이동도를 갖는 것에 더하여, 게르마늄은 실리콘에 요구되는 것보다 더 낮은 불순물 활성화 온도(dopant activation temperature) 및 더 낮은 접촉 저항과 같은 기타 장점들을 가지며, 따라서 얕은 접합(shallow junction)의 형성이 용이해진다.
SOI 기판에서 얻는 것보다 더 높은 소자 성능을 GOI 기판에서 얻을 수도 있다. 추가적으로, 현재 제조 공장에는 실리콘 기판을 처리하도록 설계된 장비들이 설치되어 있기 때문에, 실리콘 웨이퍼 상에 GOI 스택(stack)이 형성되는 것이 바람직다.
게르마늄은 또한 1.3㎛ 및 1.55㎛ 등의 일반적으로 사용되는 파장에 대한 고속 광검파기(fast optical detector)를 구현하는데 사용될 수 있다. GOI 기판 상에 구현된 게르마늄 광다이오드(photodiode)는, 주어진 파장에서 더 낮은 기생 전류와 더 높은 양자 효율을 갖도록 설계될 수 있다. 상기 구조에서 절연체를, 광검출기(photodetector)의 반응을 더 향상시킬 수 있는 절연 브래그 반사경(insulating Bragg mirror)으로 대체할 수 있다. 실리콘은 상기 파장에서 투과성을 갖기 때문에, 게르마늄 다이오드를 포함하는 실리콘 웨이퍼의 후면조명(backside illumination)이 가능하다.
게르마늄과 이산화실리콘(SiO2) 간의 부착력이 낮고, 산화게르마늄은 질이 나쁘기 때문에 게르마늄을 이산화실리콘(SiO2)에 직접 접합시키는 것은 어렵다. 산화게르마늄을 고려함에 있어 또다른 제한 요인은, 게르마늄은 상대적으로 낮은 용융점(약 937℃)를 가지며, 이로 인해 낮은 접합 온도(약 650℃ 또는 그 미만)에서 사용해야 한다는 점이다. 산화게르마늄의 또다른 문제는, 산화게르마늄이 물에서 용해되기 때문에, 세정 중에 수성 물질 내에서 산화게르마늄이 제거될 수 있다는 점이다.
GOI 기판을 제조하기 위한 한가지 가능한 방법은, "Colinge, J-P, Silicon-on-Insulator Technology, 2ndEd.,Kluwer Academic Publishers, 1997"에 설명된 스마트컷(SMARTCUT) 기술을 사용하는 것이다. 스마트컷 기술에서는, 얇은 게르마늄층이 게르마늄 웨이퍼{즉, 도네이팅 웨이퍼(donating wafer)}로부터 핸들 웨이퍼(handle wafer)상으로 이전된다. 일반적으로 게르마늄 웨이퍼는 그 안에 형성된 수소 주입 영역을 포함한다. 게르마늄 웨이퍼가 핸들 웨이퍼에 접합되며, 초기 접합을 강화하고 수소가 주입된 깊이에서 블리스터링(blistering)을 이루기 위해, 어닐링(annealing) 단계가 실시된다. 그 결과, 게르마늄층이 도네이팅 게르마늄 웨이퍼로부터 분리되며, 핸들 웨이퍼와의 접합상태는 유지된다. 접합 후에 도네이팅 게르마늄 웨이퍼가 폐기되지는 않으며, GOI 기판 재료의 소스로서 또다른 접합 공정에 여러 번 사용될 수 있다.
GOI 기판 재료를 제조함에 있어 스마트컷 방법을 사용할 수 있음에도 불구하 고, 산화게르마늄에 대한 상기 문제들은 여전히 남아있다. 따라서 산화게르마늄의 형성을 줄이거나 방지하는 GOI 기판 재료의 새로운 개선된 제조 방법을 제공하는 것이 필요하다.
본 발명은 GOI 기판 재료를 제조하기 위한 방법, 상기 방법에 의해 생산된 GOI 기판 재료 및 적어도 본 발명의 GOI 기판 재료를 포함하는 다양한 구조를 제공한다.
적어도 반도체 또는 비반도체 기판, 기판 상부에 있는 매몰 절연층, 및 매몰 절연층 상부에 있는 게르마늄 함유층(바람직하게는 순수 게르마늄)을 포함하는 구조를 나타내기 위해, 본 발명에서는 "GOI 기판 재료"라는 용어를 사용한다. 본 발명의 GOI 기판 재료에 있어서, 게르마늄 함유층은 GOI막으로 불리기도 한다. GOI막은 소자가 형성될 수 있는 발명성 있는 기판 재료의 층이다.
또한 특히 본 발명의 제1 태양에서는, 단결정 GOI 기판 재료를 제조하기 위한 방법이 기술된다. 본 발명의 방법은 게르마늄 함유층과 매몰 절연층 사이의 중간 접착층(intermediate adhesion layer)의 사용을 포함한다. 중간 접착층이 존재함으로써 게르마늄 함유층과 하지의 매몰 절연층 간의 접합 강도가 향상된다. 상기 중간 접착층이 없으면, 일반적으로 게르마늄 함유층과 매몰 절연층 간의 접합이 약해진다. 이는 특히 게르마늄 함유층이 이산화실리콘(SiO2)에 접합되는 경우에 그러하다.
본 발명의 일 실시예에서, 게르마늄 함유층과 매몰 절연층 간의 접합 에너지 를 증가시키기 위해, 본 발명에서 표면 조면화(surface roughening)가 적용될 수도 있다. 이러한 방법으로 게르마늄 함유층을 매몰 절연층에 직접 접합할 수 있게 된다. 조면화 방법은 중간 접착층이 존재하거나 존재하지 않는 경우에도 사용될 수 있다.
본 발명의 제2 태양에서는, GOI 구조가 제공된다. 본 발명의 GOI 구조는 중간 접착층에 의해 매몰 절연층에 접합된 게르마늄 함유층을 포함한다. 따라서 본 발명의 GOI 구조는 매몰 절연층, 매몰 절연층의 상부면에 위치한 중간 접착층, 및 접착층의 상부면에 위치한 게르마늄 함유층을 포함한다. 매몰 절연층은 반도체 또는 비반도체 기판의 상부면에 위치한다.
본 발명의 제3 태양에서는, 게르마늄 함유층이 매몰 절연층과 직접 접촉하는 GOI 구조가 제공된다. 본 발명의 상기 태양에서는, 게르마늄 함유층과 매몰 절연층 간의 접합 에너지를 증가시키기 위해, 매몰 절연층에 접합될 도너(donor) 게르마늄 웨이퍼의 게르마늄 함유 표면은, 매몰 절연층에 접합되기 전에 조면화된다. 본 발명의 몇몇 실시예에서는, 조면화된 게르마늄 함유면과 매몰 절연층 사이에 중간 접착층이 위치할 수 있다.
본 발명의 제4 태양에서는, 매몰 브래그 반사경(Bragg mirror)을 포함하는 GOI 구조가 개시된다. 본 발명의 상기 구조는 예컨대 핀 광다이오드(p-i-n photodiode)와 같은 게르마늄 함유 광검출기를 제조하기 위한 중간 구조로서 사용될 수 있다. 게르마늄 함유 광다이오드의 상부에 빛을 비추면, 흡수된 광자가 광전류로 전환된다. 첫번째로 검출기를 통과하면서 흡수되지 않은 광자들은, 매몰 브래그 반사경에 반사되어 두번째로 게르마늄 함유 광다이오드를 통과한다. 따라서 게르마늄 함유 광다이오드의 유효 흡수 두께가 증가한다. 본 발명의 GOI 구조에 적용되는 브래그 반사경은 적어도 두개의(또는 그 이상) 유전막의 교호쌍(alternating pair)을 포함하며, 교호쌍의 유전막 각각은 다른 굴절율을 갖는다. 브래그 반사경은 상기 GOI 구조에서 전기적인 절연체로도 작용할 수 있다.
본 발명의 제5 태양에서는, 매몰 확산 반사경(diffusive mirror)을 포함하는 GOI 구조가 제공된다. 상기 GOI 구조에서, 확산 반사경이 두 절연층 사이에 위치한다. 확산 반사경은 브래그 반사경의 특징인 파장 의존성{에탈론 효과(etalon effect)}을 저감시킨다.
본 발명의 제6 태양에서는, 모놀리식(monolithic) GOI 광검출기와 모놀리식 실리콘 함유 회로가 있는 웨이퍼가 제공된다. 게르마늄 함유 광검출기 및 증폭기와 같은 회로를 모놀리식 집적함으로써 패키징 문제가 해소되며, 검출기 어레이(array)의 형성에 의해 병렬 광 통신 채널을 실현할 수 있게 된다.
본 발명의 제7 태양에서는, SGOI 구조와, 열적 혼합(thermal mixing)에 의해 상기 SGOI 구조를 형성하는 방법이 제공된다. 상기 공정에서, 게르마늄 확산을 차단하는 장벽층 상부에 있는 실리콘층 상부에 게르마늄 함유층이 먼저 형성된다. 그 다음에, 실리콘층 전체에 게르마늄이 상호확산(interdiffusion)되고, 그에 따라 게르마늄 함유층이 장벽층 상부에 실질적으로 이완된(relaxed) 단결정 실리콘게르마늄층을 형성할 수 있도록 하는 온도에서 가열하는 단계가 실시된다. 실질적으로 이완된 단결정층은 실리콘층과 게르마늄 함유층의 균질 혼합물로 구성된다.
게르마늄-온-절연체(germanium-on-insulator; 이하 GOI) 기판 재료의 제조 방법, GOI 기판 재료 자체, 및 GOI 기판 재료를 포함하는 구조를 제공하는 본 발명은, 본 발명에 첨부된 도면과 함께 후술할 논의를 참조하여 더 자세하게 설명될 것이다. 첨부된 도면에서, 동일한 및/또는 일치하는 구성 요소는 동일한 참조 번호로 지칭된다.
본 발명의 도면은 실제 크기대로 도시되지 않았음이 강조된다. 예컨대, 도면에 도시된 조면화된 표면은 설명을 위해 과장하여 표현되어 있다. 실제로는, 조면화된 표면은 현미경으로 볼 수 있으며 육안으로는 보이지 않을 것이다.
도 1을 참조하면, 도 1은 본 발명의 한가지 가능한 GOI 기판 재료(10)를 도시한다. 특히 GOI 기판 재료(10)는 기판(12), 기판(12)의 상부면 상에 위치한 매몰 절연층(14), 매몰 절연체(14)의 상부면 상에 위치한 중간 접착층(16) 및 중간 접착층(16)의 상부면 상에 위치한 게르마늄 함유층(18)을 포함한다.
몇몇 실시예에서, 기판(12)은 예컨대 Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP 뿐만 아니라 기타 Ⅲ/V족 또는 Ⅱ/Ⅵ족 화합물 반도체를 포함한 임의의 반도체 재료를 포함한다. 바람직하게는 기판(12)은 실리콘-함유 기판이다. "실리콘-함유 기판"이라는 용어는 본 출원을 통틀어 적어도 실리콘을 포함하는 반도체 재료를 나타내기 위해 사용된다. 예시로서, Si, SiC, SiGe, SiGeC, Si/Si, Si/SiC, Si/SiGeC, 및 내부에 존재하는 임의의 수의 (연속적인, 불연속적인 또는 연속적인 부분과 불연속적인 부분이 혼합된)매몰 산화물 영역을 포함할 수 있는 기 제조된 실리콘-온-절연체(silicon-on-insulator; 이하 SOI)가 포함되지만 이에 제한되는 것은 아니다.
기판(12)은 변형층(strained layer) 및 비변형층(unstrained layer)의 조합을 포함할 수 있다. 기판(12)은 예컨대 (110), (111), 또는 (100)을 포함하는 임의의 결정학상의 방향을 가질 수 있다.
본 발명의 몇몇 실시예에서, 기판(12)은 비반도체 재료이다. 상기 예에서, 기판(12)은 실리콘, 유리, 사파이어 또는 기타 유사한 비반도체 기판으로 구성될 수 있다.
본 발명에 사용되는 기판(12)의 두께는 GOI 기판 재료의 최종적인 사용형태에 따라 달라질 수 있다. 일반적으로, 기판(12)은 매몰 절연층(14) 또는 게르마늄 함유층(18)의 두께보다 더 두꺼운 두께를 갖는다. 예컨대, GOI 기판 재료의 기판(12)은 약 100㎛ 내지 2000㎛의 두께를 가지며, 직경 200㎜인 웨이퍼의 경우에는 약 500㎛ 내지 900㎛의 두께를 갖는 것이 더 일반적이다.
본 발명에 사용되는 매몰 절연층(14)은 결정질 또는 비결정질인 산화물 및/또는 질화물을 포함하지만 이에 한정되는 것은 아니다. 본 발명의 몇몇 실시예에서, 매몰 절연층(14)은 게르마늄 확산에 대한 저항이 큰 장벽층이다. 본 발명의 또다른 실시예에서는, 매몰 절연층(14)은 SiO2이다.
본 발명에 사용되는 매몰 절연층(14)의 두께는 사용되는 절연체의 종류 뿐만 아니라 상기 층을 형성하는 데에 사용되는 공정의 종류에 따라 변할 수 있다. 일 반적으로, GOI 기판 재료(10)의 매몰 절연층(14)은 약 1㎚ 내지 1000㎚의 두께를 가지며, 더 일반적으로는, 약 50㎚ 내지 200㎚의 두께를 갖는다.
게르마늄 함유층(18)과 매몰 절연층(14) 간의 강한 접합을 이루기 위해, 본 발명의 몇몇 실시예에서는 중간 접착층(intermediate adhesion layer; 16)이 사용된다. 본 발명에 사용되는 중간 접착층(16)은 게르마늄 함유층 및 매몰 절연층과 융화성이 좋으며, 상기 두 층 사이에 강한 접합을 형성하는 임의의 물질을 포함할 수 있다. 중간 접착층(16)으로 사용될 수 있는 상기 재료의 예시로서, 단결정 실리콘과 같은 실리콘 재료, 다결정 실리콘, 비정질 실리콘(이하 a:Si), 에피택셜(epitaxial) 실리콘(이하 epi-Si), 탄화 실리콘(SiC), 및 이들의 다중층을 포함하는 조합이 포함되나 이에 한정되는 것은 아니다. a:Si가 사용될 경우, 아래에서 설명될 어닐링 단계에서 a:Si층의 대부분이 다결정질층으로 전환될 것이다.
중간 접착층(16)은, 그 위에 있는 게르마늄 함유층(18)과 그 아래에 있는 매몰 절연층(14) 사이의 접합을 형성할 수 있는 한, 다양한 두께를 가질 수 있다. 일반적으로 중간 접착층(16)은 약 0.5㎚ 내지 500㎚의 두께를 가지며, 더 일반적으로는, 약 1㎚ 내지 10㎚의 두께를 갖는다.
SiO2가 매몰 절연층(14)으로 사용되는 실시예에서, 일반적으로 중간 접착층(16)은 실리콘 박막이다. 상기 예에서, 실리콘은 한쪽 표면상에 있는 매몰 SiO2 절연체(14)와 강한 접합을 형성하며, 다른쪽 표면상에 있는 게르마늄 함유층(18)과 강한 접합을 형성한다.
중간 접착층(16)을 사용함으로써 GOI 형성에 있어서 다음의 두가지 주요 문제를 해결하게 된다. 즉, (1) 게르마늄은 물에 용해될 수 있는 저품질의 산화물을 형성한다는 문제와 (2) 게르마늄의 낮은 용융점으로 인해 저온 접합을 할 수 밖에 없다는 문제가 해결된다. 예컨대, 실리콘막이 중간 접착층(16)으로 사용되고, SiO2가 매몰 절연층(14)으로 사용되면, 실리콘 표면과 SiO2 표면 사이에 접합이 발생하게 된다. Si-SiO2 접합은 저온(600℃ 미만)에서 확실하게 이루어질 수 있다.
게다가, 중간 접착층(16)이 게르마늄 함유층(18)에 밀착되기 때문에, 게르마늄 산화물이 그 구조 내에 존재하지 않게 된다. 이에 따라 나중에 소자를 형성하기 위해 상기 구조가 패터닝될 때, 모든 공정상의 문제가 사라지게 된다. 추가적으로, GOI 박막이 필요한 GOI MOSFET에 있어서, 게르마늄 산화물이 제거됨으로써 게르마늄/절연체 계면에서의 계면 준위 및 계면 전하를 방지하게 된다. 소자 주변에 상기 전하가 존재할 경우, GOI MOSFET에 있어서 바람직하지 않은 임계 전압(threshold voltage; Vt) 변화를 유발하게 된다.
GOI 기판 재료(10)의 게르마늄 함유층(18)은 절연체 재료와 강한 접합을 형성하지 않는 임의의 게르마늄 재료를 포함한다. 따라서 게르마늄 함유층(18)은 실리콘게르마늄(SiGe) 합금층 또는 순수 게르마늄층일 수 있다. "SiGe 합금층"이라는 용어는 약 99.99at%를 상한으로 하는 게르마늄으로 구성되는 SiGe 합금을 포함하며, 순수 게르마늄이라 함은 100at%의 게르마늄으로 구성되는 층들을 포함한다. 그러나 SiGe 합금과 순수 게르마늄 모두, 막의 도전형을 제어하거나 p-n 결합과 같 은 전자적 구조를 형성하기 위한 도판트(dopant)라고 알려진 것과 같은 불순물을 포함할 수 있다. 본 발명의 바람직한 실시예에 따르면, 게르마늄 함유층(18)은 순수 게르마늄을 포함한다. 본 발명의 또다른 바람직한 실시예에 따르면, 게르마늄 함유층(18)은 게르마늄이 약 10% 또는 그 이상 포함된 SiGe 합금이다.
본 발명에 사용되는 게르마늄 함유층(18)의 두께는 사용되는 게르마늄 재료의 종류 뿐만 아니라 층의 형성에 사용되는 공정의 종류에 따라 변할 수 있다. 일반적으로, MOSFET 제조에 있어서, GOI 기판 재료(10)의 게르마늄 함유층(18)은 약 3㎚ 내지 약 100㎚의 두께를 가지며, 더 일반적으로는 약 5㎚ 내지 약 30㎚의 두께를 가진다. 게르마늄 광검출기에 적용하는 경우에는, 게르마늄 함유층(18)이 일반적으로 약 100㎚ 내지 약 2000㎚의 두께를 가진다. 게르마늄 광검출기의 실시예에 있어서, 막 두께는 게르마늄 내의 광 흡수 길이(absorption length)에 의해 우선적으로 결정된다. 예컨대, 게르마늄 내에서, 1300㎚ 및 850㎚의 파장을 갖는 광의 흡수 길이는 각각 1340㎚ 및 298㎚이다.
도 1에 도시된 층 각각의 구성 뿐만 아니라 기타 물리적인 특성들도 다른 도면들에 적용된다.
도 2에 도시된 구조에서, 표면의 조면화(15)는 매몰 절연층(14)과 게르마늄 함유층(18) 사이의 접합 에너지를 증가시키기 위해 사용된다. 표면의 조면화는 현미경으로 관찰될 수 있으며, 따라서 예컨대 원자현미경(atomic force microscope; AFM)과 같은 현미경이 없이는 볼 수 없다. 표면의 조면화는 예컨대 게르마늄 도너(donor) 웨이퍼의 표면을 아르곤(Ar) 이온으로 스퍼터링(sputtering) 함으로써 이루어질 수 있다. 스퍼터링을 통해 게르마늄 도너 웨이퍼의 표면으로부터 있던 게르마늄의 자연 산화물이 제거될 것이다. 표면의 조면화에 대한 상세한 공정은 아래에서 더 자세하게 설명될 것이다.
본 발명의 몇몇 실시예에서, 도 3에 도시된 GOI 기판 재료(10)를 통해 나타나는 바와 같이, 중간 접착층(16)과 조면화된 표면(15)이 동시에 사용될 수 있다.
도 1 내지 도 3은 본 발명의 기본적인 GOI 기판 재료를 도시한다. 각각에 공통적으로, 게르마늄 함유층(18)이 매몰 절연층(14) 상부에 위치한다. 중간 접착층(16), 표면의 조면화(15) 또는 둘 다의 존재로 인해 게르마늄 함유층(18)과 매몰 절연체 간의 접합이 향상된다. 도 4 내지 도 6은 본 발명의 GOI 기판 재료가 사용될 수 있는 다양한 소자의 응용예들을 도시한다. 소자는 기술 분야의 당업자에게 잘 알려진 기술을 사용하여 제조될 수 있다.
특히, 도 4는 매몰 브래그 반사경(buried Bragg mirror; 22)을 가진, 게르마늄 광검출기를 만들기 위해 사용될 수 있는 GOI 포함 구조를 도시한다. GOI 포함 구조는 기판(12), 매몰 브래그 반사경(22), 및 게르마늄 함유층(18)을 포함한다. 도 1 내지 도 3에서 상기 도시된 매몰 절연체(14)의 위치에서 사용되는 브래그 반사경(22)은 각각 다른 굴절률 n1 및 n2를 갖는 유전막들(24 및 26)의 교호하는 쌍을 포함한다. 브래그 반사경은 교호하는 유전층들 중 하나를 포함하는 반쌍을 포함할 수도 있다. 예컨대 브래그 반사경은 1.5쌍을 가질 수 있으며, 이러한 브래그 반사경은 한쌍의 유전막과 하나의 추가적인 유전막(두번째 쌍의 첫번째 층을 이루는 것 과 같음)으로 이루어진다. 도면에서는 2.5쌍을 포함하는 브래그 반사경을 도시한다.
매몰 절연층이라 불릴 수도 있는 절연막(24 및 26)은 예컨대 산화물, 질화물, 및/또는 산질화물(oxynitride)을 포함하는 임의의 유전물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 유전막(24 및 26)은 SiO2 및 Si3N4의 스택(stack)을 포함한다. 도면은 두 쌍(+다른 쌍의 반)의 교호하는 유전층을 도시하고 있으나, 본 발명은 다수의 교호하는 유전층 쌍이 사용되는 GOI 구조를 고려하고 있음이 주목된다. 형성된 유전층 쌍의 수는 반사경의 반사율(reflectivity)에 영향을 미칠 것이다. 반사경 내에 더 많은 쌍이 형성될수록, 반사경의 반사율은 더 높아질 것이다. 일예로서, 3.5쌍의 SiO2/폴리실리콘을 갖는 반사경은 일반적으로 관심의 대상인 파장에서 빛의 90% 이상을 반사시킬 것이다.
도 5는 매몰 확산 반사경(buried diffusive mirror)을 가진, 게르마늄 광검출기를 만들기 위해 사용될 수 있는 GOI 포함 구조를 도시한다. GOI 포함 구조는 기판(12), 상부 절연막 및 하부 절연막(14a 및 14b) 각각의 사이에 위치한 매몰 확산 반사경(28), 및 게르마늄 함유층(18)을 포함한다. 빛의 확산 반사를 이루기 위해, 반사경(28)은 주름진 모양(corrugate)을 이룬다. 매몰 확산 반사경은 텅스텐 또는 플래티넘과 같은 금속으로 이루어질 수 있다.
도 6은 본 발명의 GOI 기판 재료를 포함하는 모놀리식(monolithic)하게 집적된 칩을 도시한다. 칩은 예컨대 실리콘 또는 SiGe와 같은 실리콘 함유 회로(30), 예컨대 매몰 절연체와 같은 절연막 또는 반사경 스택(32), 및 GOI 광검출기(34)를 포함한다. 광검출기를 모놀리식하게 실리콘 함유 회로에 집적함으로써, 혼성 집적(hybrid integration)에 비해 기생 인턱턴스 및 캐패시턴스가 감소될 수 있다. 추가적으로, 검출기 고집적 어레이가 종래의 Si/Ge 공정에 의해 용이하게 제조될 수 있다.
도 7 및 도 8은 열적 혼합(thermal mixing)에 의해 실리콘게르마늄-온-절연체(SiGe-on-insulator; 이하 SGOI) 웨이퍼(도 9 참조)로 변형될 수 있는 GOI 기판 재료의 두 가지 예를 도시한다. 특히, 도 7은 기판(12), 기판(12)의 상부면 상에 위치하는 매몰 절연층(14), 비결정질 실리콘으로 구성되며 매몰 절연층(14)의 상부면 상에 위치하는 중간 접착층(16), 및 중간 접착층(16)의 상부면 상에 위치하는 게르마늄 함유층(18)을 포함하는 GOI 기판 재료(10)를 도시한다. 도시되지는 않았지만, 표면 조면화가 이루어질 수 있다.
도 8은 기판(12), 기판(12)의 상부면 상에 위치하는 매몰 절연층(14), 폴리실리콘으로 구성되며 매몰 절연층(14)의 상부면 상에 위치하는 중간 접합층(16), 및 중간 접착층(16)의 상부면 상에 위치하는 게르마늄 함유층(18)을 포함하는 GOI 기판 재료(10)를 도시한다. 도시되지는 않았으나, 표면 조면화가 이루어질 수 있다.
열적 혼합을 사용함으로써, 웨이퍼가 SGOI 웨이퍼 또는 계면에 잔존하는 실리콘층이 없는 GOI 웨이퍼로 변형될 수 있다. 실리콘 접착층을 게르마늄이 풍부한 SGOI(도 9 참조)로 변형시키기 위해, GOI 구조(도 7 및 도 8 참조)를 불활성 분위 기(inert ambient) 하에서 어닐링한다. 실리콘이 없는 GOI 구조를 이루기 위해, 웨이퍼(도 7 및 도 8 참조)를 산소가 포함된 불활성 분위기 하에서 어닐링한다. 후자의 경우, 실리콘막이 산화되며, 그 산화물(절연체) 상에 순수한 게르마늄층이 남을 것이다. 열적 혼합에 필요한 어닐링 온도는 시스템의 용융점에 가까우며, 실리콘 및 게르마늄 원소의 비율에 의해 결정된다.
도 9에서, 참조 번호(12)는 기판을, 참조 번호(14)는 매몰 절연층을, 그리고 참조 번호(25)는 실질적으로 이완된(relaxed) SiGe 합금층을 나타낸다.
열적 혼합 공정에서, 실리콘 접착층 전체에 게르마늄이 상호확산(interdiffusion)되고, 그에 따라 게르마늄 함유층이 매몰 절연층 상부에 실질적으로 이완된(relaxed) 단결정 SiGe층을 형성할 수 있도록 하는 온도에서 가열 단계가 수행된다. 실질적으로 이완된 단결정층은 실리콘층(16)과 게르마늄 함유층(18)의 균질 혼합물로 구성됨이 주목된다.
열적 혼합을 일으키도록 본 발명에 사용될 수 있는 열적 혼합 공정과 그 조건에 대한 완전한 논의는, 예컨대 공통 계류중이며 공통 양도된 미국 특허출원 제10/055,138호("Method of Creating High-Quality RelaxedSiGe-on-Insulator for Strained Si CMOS Applications", 2002년 1월 23일 출원), 공통 계류중이며 공통 양도된 미국 특허출원 제10/037,611호("Method For Fabrication of Relaxed SiGe Buffer Layers on Silicon-on-Insulators and Structures Containing the Same", 2002년 1월 4일 출원), 미국 특허 출원 제 10/448,948호("High Quality SGOI by Annealing Near the Alloy Melting Point", 2003년 5월 30일 출원), 및 공통 계류 중이며 공통 양도된 미국 특허출원 제10/448,954호("SiGe Lattice Engineering Using a Combination of Oxidation, Thinning andEpitaxialRegrowth", 2003년 5월 30일 출원)에서 확인할 수 있다. 열적 혼합 및 이를 이루기 위해 사용될 수 있는 조건을 기술한 전술한 각각의 참조문헌들의 모든 내용은 여기에 참조에 의해 삽입된다.
이제 도 3의 GOI 기판 재료를 제조하기 위해 본 발명에 사용되는 기초 공정 단계들이 도 10 내지 도 17을 참조하여 더욱 자세하게 설명될 것이다. 표면 조면화와 중간 접착층이 적용되는 실시예를 도시하고 설명했지만, 후술할 방법은 도 1 및 도 2에 도시된 GOI 재료를 제공하기 위해 표면 조면화 단계를 생략하거나 접착층을 생략함으로써 약간 수정될 수 있다. 상기 설명된 다양한 구조는, 전술한 각각의 소자들을 형성하기 위한 공지 기술과 함께 동일한 기초 공정 스킴(scheme)을 사용할 수 있다.
도 10은 본 발명에 사용될 수 있는 초기의 게르마늄 함유 도네이팅 웨이퍼(Ge-containing donating wafer; 100)를 도시한다. 상기 초기의 게르마늄 함유 도네이팅 웨이퍼(100)의 일부는 최종 GOI 기판 재료(10)에서 게르마늄 함유층(18)으로 사용될 것이다. 도네이팅 게르마늄 함유 웨이퍼(100)의 한쪽면은 해당 기술 분야의 당업자에게 잘 알려진 기술을 사용하여 조면화된다. 예컨대, 표면 조면화는 아르곤 또는 임의의 기타 불활성 가스를 스퍼터링 함으로써 수행될 수 있다. 스퍼터링을 통해, 초기 게르마늄 함유 웨이퍼(100)에 처음부터 포함되어 있던 산화물이 제거되며 또한 도 11에 도시된 바와 같이 표면(15)이 조면화된다. 표면 조면 화 단계는 선택적인 것으로서, 본 발명의 모든 실시예에서 사용되는 것은 아니다.
그 다음에, 도 12에 도시된 구조를 제공하기 위해, 스퍼터링되고 세정된 게르마늄 표면 상에 실리콘과 같은 중간 접착층(16)이 형성된다. 일반적으로 중간 접착층(16)의 형성은, 스퍼터링, 세정된 곳과 동일한 챔버(chamber) 내에서 진공 상태를 해제하지 않고 이루어질 수 있다.
중간 접착층(16)의 형성에 사용될 수 있는 방법의 설명적인 예에는 예컨대 화학 기상 증착(chemical vapor deposition), 물리 기상 증착(physical vapor deposition), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition), 에피택셜 성장(epitaxial growth), 화학 용액 증착(chemical solution deposition), 원자층 증착(atomic layer deposition), 증발(evaporation), 스퍼터링 등과 같은 알려진 모든 증착 공정이 포함된다. 중간 접착층(16) 두께는 일반적으로 약 10㎚이지만, 응용예에 따라 더 두껍게 또는 더 얇게 만들어질 수 있다. 예컨대, 열 혼합에 의해 GOI 층을 SGOI 층으로 전환하기 위해서는, 일반적으로 더 두꺼운 접착층(16)이 필요하다. 몇몇 실시예에서, 중간 접착층(16)은 선택적인 것이다.
예컨대 도 13에 도시된 구조를 제공하는 접착층(16)의 표면 상에 매몰 절연층(14)이 형성된다. 전술한 바와 같이, 매몰 절연층(14)은 산화물 또는 질화물일 수 있으며, 더 바람직하게는 SiO2와 같은 산화물이다. 매물 절연층(14)은, 예컨대 화학 기상 증착, 물리 기상 증착, 플라즈마 강화 화학 기상 증착, 화학 용액 증착, 또는 원자층 증착, 증발과 같은 증착 공정에 의해 형성될 수 있다. 대안으로, 매몰 절연층(14)은 열적 산화(thermal oxidation) 또는 열적 질화(thermal nitridation) 공정에 의해 형성될 수 있다. 일반적으로, 진공 상태를 해제하지 않고 접착층(16)이 형성된 곳과 동일한 챔버 내에서 매몰 절연층(14)의 형성이 수행된다. 예컨대 유전성 브래그 반사경을 이루기 위해, 추가적인 막이 증착될 수 있다. 본 발명의 이러한 점에 있어서, 확산 반사경을 형성하는 것도 가능하다.
본 발명의 몇몇 실시예에서, 선택적인 저온 산화물(low-temperature-oxide; 이하 LTO)(도면에 도시되지 않음)이 도 13에 도시된 막 스택(film stack) 상에 형성될 수 있다. 몇몇 실시예에서 LTO막은 도 13의 막 스택과 기판(12) 사이에 "접착제(glue)"로 사용된다. LTO는 예컨대 화학 기상 증착, 물리 기상 증착, 플라즈마 강화 화학 기상 증착, 화학 용액 증착, 원자층 증착, 또는 증발과 같은 증착 공정을 사용하여 형성된다. LTO막이 존재한다면, 상기 LTO 막은 밀도를 높이기 위해 일반적으로 약 400℃ 내지 약 650℃의 온도에서 어닐링된다.
여기에서 논의된 다양한 증착은 동일한 챔버 내에서 실시될 필요는 없으며, 증착, 에칭, 또는 세정 단계 각각을 위한 특화된 챔버가 있는 클러스터 툴(cluster too) 내에서 수행되는 것이 더 적절하다는 점이 주목된다.
그 다음에, 매몰 절연층(14) 또는 선택적인 LTO막의 노출된 표면은, 도 14에 도시된 바와 같은 매끄러운 표면을 이루기 위해 예컨대 화학적 기계적 연마(chemical mechanical polishing; 이하 CMP)와 같은 종래의 평탄화 공정에 의해 연마된다. 매끄러운 표면은 주로 용융 접합(fusion bonding)에 필요하다. 도 14 에서, 평탄화 공정에 의해 매몰 절연층(14)의 노출된 표면이 매끄러워짐이 강조된다.
그 다음에, 도 14에 도시된 구조는, 상기 구조 내에 수소 이온이 풍부한 프로필(profile)을 생성하기 위해 수소 이온(H+)이 주입된다(102). 수소 주입 공정 중에 있는 구조가 도 15에 예시되어 있다. 수소 주입 단계의 선량(dose)은 일반적으로 약 1×1015cm-2 내지 약 1×1017cm-2이며, 3×1016cm-2 내지 약 4×1016cm-2가 더욱 일반적이다. 주입 에너지에 의해 이전층(transfer layer)의 두께가 정의된다. 예컨대 360㎚ 두께인 게르마늄막을 이전시키기 위해서는 약 100keV의 H2 주입 에너지가 필요하다. 일반적으로 수소 주입은 약 0℃ 내지 약 100℃의 주입 온도에서 실시되며, 더 일반적으로는 약 20℃ 내지 약 40℃의 주입 온도에서 실시된다. 주입 에너지는 게르마늄 함유 웨이퍼(100)로부터 이전할 게르마늄 함유층(18)의 두께를 결정한다. 주입 조건은 게르마늄 함유 웨이퍼(100) 내에 수소 이온이 풍부한 주입 영역이 형성되는 것이다.
그 다음에, 도 15에 도시된 구조의 연마된 표면, 즉 매몰 절연층(14)과 기판(12)은 기술 분야의 당업자에게 잘 알려진 기술을 사용하여 세정 및 표면처리된다. 표면 처리는 친수제 또는 소수제로 한쪽면 또는 양쪽면을 처리하는 것을 포함할 수 있다. 게르마늄 웨이퍼(100)가 플립핑(flipping)되어 기판(12) 상부에 위치한다. 도 16의 화살표는 플립핑(flipping) 단계의 방향을 도시한다. 본 발명에 따르면, 도 15의 세정되고 처리된 구조는, 매몰 절연층(14)의 노출된 표면이 기 판(12)의 표면 상부에 위치하도록 기판(12) 상부에 플립핑되어 놓인다.
본 발명에 사용되는 접합 공정은 외부 힘을 가해서 또는 가하지 않고 명목상의 실온에서 두 웨이퍼를 접촉시키는 것을 포함한다. "명목상의 실온"이라 함은 약 20℃ 내지 약 40℃의 온도를 의미한다. 접합을 더 강화하고 게르마늄 함유 도너 웨이퍼의 일부를 원하는 만큼 절단(split-off)하기 위해서, 후술할 어닐링이 수행될 수 있다.
처음에, 기판(12)과 매몰 절연층(14) 간의 접합을 강화하는 제1 어닐링이 제1 온도에서 수행된다. 특히, 제1 어닐링은 일반적으로 약 100℃ 내지 약 300℃의 온도에서 수행되며, 더 일반적으로 제1 어닐링 온도는 약 200℃ 내지 약 250℃이다. 제1 어닐링은 주로 He, N2, Ar, Ne, Kr, Xe 및 그 혼합물과 같은 불활성 가스인 분위기에서 이루어진다. 몇몇 실시예에서, 불활성 가스 분위기는 산소 포함 가스로 희석될 수 있다. 일반적으로 제1 어닐링은 약 1시간 내지 약 48시간 동안 수행되며, 더 일반적으로는 약 3시간 내지 약 24시간 동안 수행된다. 제1 어닐링은 전술한 범위 내의 원하는 목표 온도까지 단일한 램프-업 레이트(single ramp-up rate)를 사용하여 이루어질 수 있으며, 또는 대안적으로 분위기 가스를 교체하거나 교체하지 않으면서 다양한 램프(ramp) 및 소크(soak) 사이클(cycle)을 사용하여 실시될 수 있다.
제1 어닐링에 이어, 적절한 두께의 게르마늄 함유층(18)을 남기고 도네이팅 게르마늄 함유 웨이퍼(100)를 절단(110)할 수 있는 제2 어닐링이 제2 온도에서 수 행된다. 제2 어닐링은 일반적으로 약 250℃ 내지 약 400℃의 온도에서 수행되며, 더 일반적으로 제2 어닐링 온도는 약 300℃ 내지 약 375℃이다. 일반적으로 제2 어닐링은 He, N2, Ar, Ne, Kr, Xe 및 그 혼합물과 같은 불활성 가스인 분위기에서 이루어진다. 제2 어닐링 분위기는 제1 어닐링에 사용된 분위기와 동일하거나 다를 수 있다. 몇몇 실시예에서, 불활성 가스 분위기는 산소 포함 가스로 희석될 수 있다. 일반적으로 제2 어닐링은 약 1시간 내지 약 24시간 동안 수행되며, 더 일반적으로는 약 2시간 내지 약 6시간 동안 수행된다. 제2 어닐링 시간은 어닐링 온도 및 사용된 주입 선량에 좌우된다. 제2 어닐링은 전술한 범위 내의 원하는 목표 온도까지 단일한 램프-업 레이트를 사용하여 이루어질 수 있으며, 또는 대안적으로 주변 가스를 교체하거나 교체하지 않으면서 다양한 램프 및 소크 사이클을 사용하여 실시될 수 있다.
제2 어닐링에 이어, 매몰 절연층(14)과 기판(12) 사이의 접합을 더 강화시킬 수 있는 제3 어닐링이 제3 온도에서 수행된다. 제3 어닐링은 일반적으로 약 500℃ 내지 약 900℃의 온도에서 수행되며, 더 일반적으로 제3 어닐링 온도는 약 500℃ 내지 약 850℃이다. 일반적으로 제3 어닐링은 He, N2, Ar, Ne, Kr, Xe 및 그 혼합물과 같은 불활성 가스인 분위기에서 이루어진다. 제3 어닐링 분위기는 앞에서 사용된 분위기들 중 임의의 것과 동일하거나 다를 수 있다. 몇몇 실시예에서, 불활성 가스 분위기는 산소 포함 가스로 희석될 수 있다. 일반적으로 제3 어닐링은 약 1시간 내지 약 48시간 동안 수행되며, 더 일반적으로는 약 2시간 내지 약 5시간 동 안 수행된다. 제3 어닐링은 전술한 범위 내의 원하는 목표 온도까지 단일한 램프-업 레이트를 사용하여 이루어질 수 있으며, 또는 대안적으로 주변 가스를 교체하거나 교체하지 않으면서 다양한 램프 및 소크 사이클을 사용하여 실시될 수 있다.
도 17은 제2 어닐링 중에 게르마늄 함유 웨이퍼의 일부가 절단된 구조를 도시한다. 주입된 수소 이온 풍부 영역 내에서 실리콘 함유층(18)을 남기고 절단된다. 게르마늄 함유 도너 웨이퍼(100)의 일부에 붙여진 상방 화살표(110)는 절단을 도시한다.
어닐링 후에, 게르마늄 함유층(18)은 본 발명의 상기 단계에서 선택적으로 CMP에 의해 연마될 수 있다. 최종 결과인 구조는 도 3에 도시되어 있다.
도 18은 상기 약술한 방법을 사용하여 제조된 GOI 샘플의 고해상도 x-선 회절 맵(high resolution x-ray diffraction map)을 도시한다. 상기 맵은 실리콘 기판으로부터의 회절 피크(peak)와 단결정 게르마늄막으로부터의 또다른 회절 피크를 도시한다. 두개의 피크는 각도 간격(angular spacing) ΔθB만큼 분리된다. 상기 각도 차이는 게르마늄막이 실리콘 웨이퍼 상으로 이전된 후에 그 벌크 격자 상수를 유지함(즉 변형되지 않음)을 나타낸다. 박막이기 때문에, 게르마늄 회절 피크는 예상된 대로 실리콘 기판의 회절 피크보다 더 넓다. 기판의 (001) 격자면과 접합된 GOI층의 (001) 격자면 간의 미세한 부정합(misalignment)을 나타내는, 회절 피크들 간의 오프셋(offset)(Δw)이 있음을 주목하라. 상기 부정합은 의도하지 않게 웨이퍼가 잘못 절단된 것에 기인한 것이며, 웨이퍼 접합에 의해 형성된 구조의 전 형적인 특징이다.
본 발명은 그에 관한 바람직한 실시예와 관련하여 도시되고 설명되었지만, 본 발명의 범위 및 사상으로부터 벗어나지 않고 형태 및 상세사항에 있어서 상기한 변형 및 기타 변형이 이루어질 수 있음은 기술 분야의 당업자에게 이해될 것이다. 따라서 본 발명은 기술되고 예시된 정확한 형태 및 상세사항에 제한되지 않으며, 첨부된 특허청구범위의 범위 내에 의해 결정된다.
본 발명이 전술한 실시예들에 관련하여 설명되었지만, 본 발명이 그에 제한되는 것은 아니며 본 발명의 범위 내에 포함되는 다수의 가능한 변형 및 변용이 있음은 기술 분야의 당업자에게 이해될 것이다.
본 개시의 범위에는 모든 여기에 개시된 신규한 특징 또는 특징들의 조합이 포함된다. 이에 따라 출원인은, 신규 청구항이 본 출원 또는 이로부터 도출된 임의의 추가적인 출원들의 계류 중에 상기 특징들 또는 특징들의 조합을 나타내도록 작설될 수 있음을 알린다. 특히, 첨부된 특허청구범위를 참조하여, 종속항으로부터 도출된 특징은 독립항의 특징과 조합될 수 있으며, 청구항들에 열거된 특정 조합 뿐만 아니라 각각의 독립항들로부터 도출된 특징들도 임의의 적절한 방식으로 조합될 수 있다.
의심의 여지를 없애기 위해, 여기에서 설명 및 특허청구범위 전체에서 사용된 "~포함하는"이라는 용어는 "~으로만 구성되는"의 의미로 해석되어서는 안된다.
도 1은 게르마늄 함유층과 매몰 절연막 사이에 강한 접합을 이루기 위해 중간 접착층이 사용된 본 발명의 GOI 웨이퍼를 도시한 단면도.
도 2는 게르마늄 함유층과 매몰 절연층 사이의 접합 에너지를 증가시키기 위해 게르마늄 함유층의 표면이 조면화된 본 발명의 GOI 웨이퍼를 도시한 단면도.
도 3은 조면화 및 중간 접착층이 적용된 GOI 웨이퍼를 도시한 단면도.
도 4는 브래그 반사경이 게르마늄 함유층 아래에 위치한 본 발명의 GOI 웨이퍼의 단면도(상기 도면에서, 브래그 반사경은 다른 굴절률을 갖는 두개의 교호하는 유전성 재료를 다수 포함함)
도 5는 확산 반사경이 GOI막 아래에 위치한 본 발명의 GOI 웨이퍼를 도시한 단면도(확산 반사경은 두 절연막 사이에 위치함).
도 6은 실리콘 함유 회로에 모놀리식하게 집적된 본 발명의 GOI 광검출기를 도시한 단면도.
도 7은 비정질 실리콘층이 게르마늄 함유층 아래에 위치한 본 발명의 GOI 웨이퍼를 도시한 단면도.
도 8은 폴리실리콘층이 게르마늄 함유층 아래에 위치한 본 발명의 GOI 웨이퍼를 도시한 단면도.
도 9는 열적 혼합에 의해 형성된 본 발명의 SGOI 웨이퍼를 도시한 단면도.
도 10 내지 도 17은 도 3에 도시된 바와 같은 GOI 웨이퍼의 형성에 사용되는 기초 공정 단계를 도시한 단면도들.
도 18은 본 발명의 방법에 의해 형성된 접합된 GOI 웨이퍼의 삼중축 X선 회절 맵(triple-axis x-ray diffraction map)을 도시한 도면{w는 입사빔과 샘플 표면 사이의 각도이고, 2qB는 검출기(회절된 빔)와 입사빔 사이의 각도, 즉 브래그 각도 qB의 두배의 값이다}.

Claims (10)

  1. 반도체 구조로서,
    반도체 또는 비반도체 기판;
    상기 반도체 또는 비반도체 기판의 상부면 상에 위치한 제1 매몰 절연층(buried insulator layer);
    상기 제1 매몰 절연층 상에 위치한 매몰 확산 반사경(diffusive mirror);
    상기 매몰 확산 반사경(diffusive mirror) 상에 위치한 제2 매몰 절연층; 및
    상기 제2 매몰 절연층의 상부면 상에 위치한 게르마늄 함유층(Ge-containing layer)
    을 포함하며,
    상기 게르마늄 함유층은 중간 접착층에 의해 상기 제2 매몰 절연층에 부착되는, 반도체 구조.
  2. 제1항에 있어서,
    상기 매몰 확산 반사경은 주름진(corrugate) 형태인, 반도체 구조.
  3. 제1항에 있어서,
    상기 매몰 확산 반사경은 금속을 포함하는, 반도체 구조.
  4. 제1항에 있어서,
    상기 중간 접착층은 Si 재료인, 반도체 구조.
  5. 반도체 웨이퍼로서,
    기판;
    상기 기판 상에 위치한 브래그 반사경; 및
    상기 브래그 반사경 상에 위치한 게르마늄-온-절연체(Ge-on-insulator)막
    을 포함하며,
    상기 브래그 반사경은 교호하는 두 개의 유전막들을 복수 개 포함하는, 반도체 웨이퍼.
  6. 제5항에 있어서,
    상기 브래그 반사경은 교호하는 SiO2층 및 Si3N4층을 복수 개 포함하는, 반도체 웨이퍼.
  7. 반도체 웨이퍼로서,
    반도체 또는 비반도체 기판;
    상기 반도체 또는 비반도체 기판의 상부면 상에 위치한 매몰 절연층; 및
    상기 매몰 절연층의 상부면 상에 위치한 게르마늄 함유층을 포함하며,
    상기 게르마늄 함유층은 조면화된 표면에 의해 상기 매몰 절연층에 부착되고, 상기 매몰 절연층은 서로 다른 굴절율을 가진 교호하는 유전층들을 적어도 한 쌍 갖는 브래그 반사경(Bragg mirror)인, 반도체 웨이퍼.
  8. 제7항에 있어서,
    상기 매몰 절연층과 다른 매몰 절연층 사이에 위치하는 매몰 확산 반사경을 더 포함하는, 반도체 웨이퍼.
  9. 제8항에 있어서,
    상기 매몰 확산 반사경은 주름진(corrugate) 형태인, 반도체 웨이퍼.
  10. 제8항에 있어서,
    상기 매몰 확산 반사경은 금속을 포함하는, 반도체 웨이퍼.
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