CN101140864B - 半导体异质结构和形成半导体异质结构的方法 - Google Patents

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Abstract

本发明涉及半导体异质结构和形成半导体异质结构的方法。所述方法包括:提供具有第一面内晶格参数a1的基材,提供具有第二面内晶格参数a2的缓冲层,和在所述缓冲层上提供顶层。为了改善所述半导体异质结构的表面粗糙度,在缓冲层和顶层之间提供附加层,其中所述附加层具有介于第一晶格参数和第二晶格参数之间的第三面内晶格参数a3

Description

半导体异质结构和形成半导体异质结构的方法
技术领域
[0001] 本发明涉及一种形成半导体异质结构的方法,所述方法包括:提供具有第一面内 晶格参数^的基材,提供具有第二面内晶格参数%的缓冲层,和在所述缓冲层上提供顶层。 本发明进一步涉及一种相应的半导体异质结构和包含这种半导体异质结构的半导体装置。
背景技术
[0002] US 5,442,205公开了带有应变半导体层的半导体异质结构装置,由该文献可知与 上述类似的半导体异质结构。已知的异质结构包括硅或锗的应变外延生长层,所述应变外 延生长层位于具有空间梯级的GexSih外延生长层的硅基材上,所述GexSih外延生长层顺 次被无梯级覆盖层GextlSi1J所覆盖,所述GexSih外延生长层和覆盖层GextlSi1J介于所述 硅基材与应变层之间。其间的梯级层和覆盖层起缓冲层的作用,所述应变层起顶层的作用。 这种异质结构例如可作为面发光LED (发光二极管)或MOS FET (金属-氧化物-半导体场 效应晶体管)的基础。
[0003] 所述缓冲层的空间梯级GexSih层用于调节下层基材与所沉积的松弛材料之间的 晶格参数,同时尽可能减少缺陷的密度。通常提供SiGe附加覆盖层作为松弛层来改善所述 结构的晶体品质,所述SiGe附加覆盖层具有与梯级层顶部所得的Ge浓度相对应的恒定的 Ge浓度。
[0004] 所得的结构通常具有不适于进一步使用的表面形态。US2003/0215990着眼于防止 半导体异质结构中的掺杂物的相互扩散,该文献提出了一种在生长任何其他层之前进行平 面化的步骤,特别是化学机械抛光(CMP)步骤。在此,CMP的作用是提供经抛光的通常约为 2 A的光滑表面。在CMP之后,需要进一步处理所述基材,以备随后的层的沉积。这类处理 包括用HF溶液并进而用烘烤处理所述表面,以去除所有的氧化物。接着,US 2003/0215990 提出了例如硅锗层或应变硅层等其他层的外延生长沉积。
[0005] 然而,出现的情况是,当采用上述现有技术方法时,所得的半导体异质结构的表面 性能并不令人满意。实际上,由于在沉积随后的层之前的烘烤,硅锗表面会变得粗糙。在随 后的例如应变硅层的生长过程中,表面粗糙度会变小,进而最终的粗糙度也会变小,但是, 在CMP步骤后,该粗糙度仍会显著高于梯级GeSi层表面或覆盖层(如果存在的话)表面 的粗糙度,因为所述应变硅层的厚度不能超过临界厚度,如果超过临界厚度,缺陷将会在层 内或在应变层与下层的界面上成核。因此,应变硅层的总厚度太薄,则使得不能采用附加 的CMP来平整应变硅层表面至所需的值。除使表面粗糙度有部分改善的厚度方面之外,US
2003/0215990还提出控制平面化之后各层的生长温度,但这仍然只能得到数量级为5 A
的最终表面粗糙度值。
[0006] 而且,由于CMP之后对缓冲层的烘烤,例如应变层等顶层与下层之间的包埋界面 甚至会具有更高的粗糙度。然而,当应变层转移到操作基材上而形成绝缘体型半导体异质 结构上的应变硅层时,这种包埋的界面就会成为没有顶层的表面。例如,这可以通过采用基 于SmartCut技术的方法而实现。此时也不能采用附加的CMP来使所述表面变平。
5[0007] 对于基材品质来说,表面粗糙度是很关键的,因为异质结构上的粗糙表面将会造 成其上所形成的电子装置的最终结构粗糙,进而会损害所形成装置的电学行为。因此,本发 明的目的是提供一种形成异质结构的方法和相应的半导体异质结构,所述半导体异质结构 具有较好的表面粗糙度性能和/或较好的包埋界面的粗糙度性能。
发明内容
[0008] 采用本发明的形成半导体异质结构的方法达到了这一目的。
[0009] 令人惊讶的是,本发明发现,特别是在平面化和烘烤步骤之后,通过在缓冲层和顶 层之间提供附加层,其中,选择所述附加层的面内晶格参数值以使该值位于第一和第二晶 格参数值之间,该附加层的表面粗糙度与下面的缓冲层的表面粗糙度相比下降了。因此,与 现有的异质结构相比,所述异质结构的表面粗糙度下降了。这是由于顶层在已经更光滑的 表面上生长这一事实。此外,当顶层转移到操作基材上,附加层和顶层之间的包埋界面实际 上成为新的自由表面时,还将观察到改善的表面粗糙度,这是由于附加层的表面比下面的 缓冲层表面更光滑。
[0010] 在本文中,术语“面内晶格参数”是指在基本平行于各层间界面的方向上的各层的 晶格参数,并且是指呈松弛状态的层的晶格参数。实际上,已知晶格参数不但与所用的材料 有关,而且与沉积有该层的下层材料的性质有关。下文中为了能够比较不同层的晶格参数 值,总是提到假定这些层在松弛状态下的值,而不是在异质外延生长条件下应变状态的值, 所述异质外延生长也称术语假晶(pesudomorphic)生长或共生(commensurate)生长。因 为界面可以用两个晶格参数来表征,所以对于两个晶格参数或仅一个晶格参数来说,可以 满足上述条件。而且,如上所述,缓冲层可以包含多个层,例如带有或不带有覆盖层的复合 梯级层。在描述本发明第一个方面的形成半导体异质结构的方法时,紧邻基材的层是缓冲 层,紧邻缓冲层的层是附加层。此外,异质结构的顶层不一定是末层,其上还可以有其他应 变层或松弛层。
[0011] 在一个优选实施方式中,可以在低于缓冲层生长温度的生长温度下生长附加层和 /或顶层。附加层具有中等的面内晶格参数,与缓冲层的生长温度相比,附加层和/或顶层 的生长温度下降了,此外,另一个令人惊讶的发现是,与现有技术所得的半导体异质结构的 表面粗糙度相比,所述半导体异质结构的表面粗糙度进一步改善。这样通过结合这两个降 低粗糙度的方法,可以进一步促进表面粗糙度的整体降低。
[0012] 有利的是,选择所述附加层和/或顶层的生长温度,使得该温度低于形成缓冲层 时所用的生长温度约50°C〜500°C。所述温度的精确选择有赖于例如在所述层的CVD型沉 积过程中所用的前体。在这个范围内,很多材料均得到了最佳结果。
[0013] 在一个有利的实施方式中,附加层的厚度可以小于临界厚度,大于该临界厚度时
将产生缺陷,特别是,附加层的厚度小于1000 A,更特别是,该厚度约为200人〜SOO A,甚 至更特别是约600人。应当指出,所述临界厚度有赖于附加层及下层所选的材料,但它也是 沉积温度的函数。然而,对于上述的值,已经获得了改善的表面粗糙度值。保持薄的附加层 具有防止其表面缺陷的优点,而且在生产方面也是有利的,因为可以保持高的产量。
[0014] 缓冲层和附加层有利地可以包含至少两种化合物A和B,并且具有彼此不同的组 成Aha2Bxa2和Aha3Bxa3。例如缓冲层可以是二组分材料的梯度层,以使晶格参数从基材开始
6向与顶层的界面升高(或降低),对于附加层,可以选择二组分材料的组成,以使观察到晶 格参数的跳返(st印back)(或升高)。实际上,通过改变所述组成,晶格参数通常会随之变 化。通过采用相同化合物,可以在相似的处理条件下生长缓冲层和附加层,并且只需改变所 述化合物的供给,便可得到不同的组成,从而得到不同的晶格参数。
[0015] 组成差Δ X = Xa2-Xa3优选约0. 5 %〜8 %,特别是2 %〜5 %,更特别是2.5%。由 于组成的这种变化,顶层表面获得了最佳的表面粗糙度值。如果ΔΧ小于0.5%,则所希望 的平面化效果不足,如果Δχ大于8%,则由于临界厚度降低,附加层的最大厚度将大大受 限。
[0016] 顶层优选可以是松弛层的应变层,特别是,是应变硅(sSi)、硅锗(SihGex)、锗 (Ge)和砷化镓(GaAs)之一。这些材料在现代电子学中起着重要作用,所以采用这些材料 的改良的半导体异质结构可得到最佳的电子学性能。基材有利地可以是硅,和/或缓冲层 可以是硅锗(Siha2Gexa2)15作为常规材料的硅易于得到,并可以保持低的制造成本,而且 对于硅锗来说,缓冲层的沉积方法非常成功,从而通过配合地分别供应硅和锗前体,可以得 到高品质的梯级层或具有阶梯组成的层。在一个优选的实施方式中,附加层可以是硅锗 (Si1^a3Gexa3)。于是,为了生长附加层,只须改变已经用于缓冲层的方法,就可以生长出所需 的层。
[0017] 在一个优选的实施方式中,从硅基材开始,缓冲层的晶格参数是升高的。在缓冲层 经过CMP和烘烤之后所得的表面粗糙度可归因于具有峰和谷的表面形态,其中,与标称晶 格参数相比,晶体材料的晶格参数在峰处较高,在谷处较低。此时,通过生长具有较小标称 晶格参数的附加层,由于观察到晶格参数的匹配更好,所以该层在谷处的生长速度将高于 在峰处的生长速度。从而达到所需的表面平面化效果。
[0018] 用于顶层和/或附加层的硅锗的生长温度优选为:
[0019]表1:
[0020]
层材料 生长温度[°c ]SihGex, χ e [0,20] 650-750SihGex, χ e [20,40] 600-700SihGex, χ e [40,60] 550-650SihGex, χ e [60,80] 500-600SihGex, χ e [80,90] < 600SihGex, χ e [90,100] < 550
[0021] 由于这种特定的材料选择,从而观察到了改善的表面粗糙度值。用于顶层的应变 硅锗的生长温度有利地可选择为低于600°C,特别是低于550°C到700°C,或者其中当用于顶层时,选择锗的生长温度使其低于500°C。由于这种特定的材料选择,从而观察到了改善 的表面粗糙度值。
[0022] 较好的是,对于附加层,可选择不含卤素元素的前体。对于GeSi,例如这将形成锗 烷和硅烷或乙硅烷前体。所述前体中存在卤素时,会因例如晶体缺陷部位被优先蚀刻而产 生出现晶体缺陷的危险,卤素可能存在于GeSi材料中,并将导致缺陷尺寸的增加并损害所 述层的品质。
[0023] 本发明还涉及第二方面的半导体异质结构。如上所述,这种半导体异质结构得益 于改善的表面粗糙度值。
[0024] 在本发明第二方面的半导体异质结构中,顶层的表面粗糙度值小于1.8 ARMS,特 别是小于ι. 5Arms,更特别是小于ι. 3ARMS。这种低的表面粗糙度值是有利的,因为实际 上,在其上形成的装置的电学行为很大程度上有赖于初始基材的粗糙度。
[0025] 在本发明第二方面的半导体异质结构中,附加层与顶层之间的界面处的界面粗糙 度小于2. 5 A RMS,特别是小于2. 0 A RMS,更特别是小于1. 8 A RMS。根据所述半导体异质 结构的用途,附加层与顶层之间的包埋界面可以再次成为自由表面,这种情况下,改善的表 面粗糙度是有利的,因为特别是电学性能很大程度上有赖于表面粗糙度。
[0026] 根据一个变化形式,缓冲层和附加层可包含至少两种化合物A和B,并且具有彼此 不同的组成Aha2Bxa2和Aha3Bxa3。通过改变各层的组成,所需的晶格参数可以通过改变生长 条件而很容易地得到。
[0027] 根据一个变化形式,如前文所述,组成差Δχ = Xa2-Xa3优选约0. 5%〜8%,具体来 说是2%〜5%,更具体来说是2.5%。对于这些值,观察到了最佳的表面粗糙度值。如果 Δχ小于0.5%,则所希望的平面化效果不足,如果ΔΧ大于8%,则由于临界厚度降低,附加 层的最大厚度将大大受限。
[0028] 附加层和/或顶层的厚度小于临界厚度,高于该临界厚度会出现缺陷,所述附加 层和/或顶层的厚度特别是小于1000入,更特别是约为200 k〜800 A,甚至更特别是约为 600人。保持薄的附加层具有防止其表面缺陷的优点,而且因为可以保持高的产量而有利于 生产。而且可以防止发生错位。生长顶层材料后,看到表面粗糙度会变得更好,这实际上启 发人们通过生长更厚的层来实现最小的层粗糙度。然而,厚度的这种有利效果受到临界厚 度的限制,因为在下层上生长的晶体结构具有不同的晶体参数,生长应力导致了例如错位 等缺陷,从而损害了基材的品质。
[0029] 优选地,顶层可以是应变硅、硅锗和锗之一,基材可以是硅,缓冲层可以是硅锗。
[0030] 此外,本发明还涉及上述半导体异质结构在半导体装置制造过程中作为基材的用 途。由于具有最佳的表面粗糙度,在本发明所述半导体异质结构上制造的半导体装置的电 学行为将优于在现有的半导体异质结构上形成的装置。
[0031] 此外,本发明还涉及上述半导体异质结构在半导体装置制造过程中作为基材的用 途。而且,有利的是,上述半导体异质结构可用于在绝缘晶片上的应变层的制造方法,特别 是用于在绝缘晶片上的应变硅层的制造方法。通过改进本发明的半导体异质结构的表面粗 糙度,可以得到性能改进的电子装置和性能改进的经设计的基材。特别是,包括例如应变硅 等应变层的基材越来越重要,这种基材是更快的半导体装置的基础。
[0032] 优选地,上述半导体异质结构可用于SmartCut式制造方法,其中所述半导体异质
8结构可用作供体基材。SmartCut式方法通常包括以下步骤:提供例如硅晶片等操作基材; 在供体基材上形成预定的开裂区;将所述供体基材附着在所述操作基材上;在预定的开裂 区分离该供体基材,从而将该供体基材层转移到操作基材上,以制得复合材料晶片。通过在 附加层上或在附加层与顶层之间的包埋界面上形成预定的开裂区,进行蚀刻步骤后,该包 埋界面将成为复合材料晶片的自由表面,以便清除附加层的残余材料。当采用本发明的半 导体异质结构时,由于包埋界面具有改善的表面粗糙度,所以,只要控制最后的蚀刻步骤, 使得不损害最终表面粗糙度,经SmartCut式方法所得的经设计的晶片的最终品质就会得 到改善。
[0033] 本发明还涉及包含上述半导体异质结构的半导体装置。如上所述,与含有现有异 质结构基材的类似半导体装置相比,所述半导体装置将显示出优良的电学行为。
[0034] 本发明还涉及一种绝缘体上应变硅(sSOI)晶片,所述sSOI晶片包含晶片,特别是 硅晶片,以及在其一个表面上,应变硅层已从上述半导体异质结构转移到所述晶片上,其中 顶层是应变硅层,且其中所述应变硅层与附加层之间原有的包埋界面对应于sSOI晶片的 自由表面。这种sSOI晶片本身与现有sSOI晶片的不同之处在于,相对于现有的sSOI晶片, 这种晶片的表面粗糙度性质得到了改善。
[0035] 以下将参照附图来描述本发明的有利的实施方式。
附图说明
[0036] 图1说明了本发明的用于形成半导体异质结构的方法的第一实施方式,
[0037] 图2说明了相应的本发明的半导体异质结构,和
[0038] 图3a〜3f说明了采用本发明的半导体异质结构的SmartCut式方法。
具体实施方式
[0039] 下面将采用硅基材、硅锗缓冲层和应变硅层来描述以下实施方式。然而,这并不 表示本发明只限于那些材料。实际上,本发明还适用于其他适当的材料,例如应变的SiGe、 SiGeC、Ge 或 GaAs0
[0040] 图1是一个框图,说明了用于形成半导体异质结构的本发明方法的第一实施方 式。在步骤Sl中,提供硅基材。易于获得具有不同尺寸和不同晶体表面的硅基材。接着,在 步骤S2中,在所述硅基材上生长SihGex缓冲层,优选外延生长。所述缓冲层可以是梯级缓 冲层,因此,这两种化合物硅和锗的浓度在该缓冲层的厚度上变化。由此,所述梯级缓冲层 中的晶格参数缓慢变化。例如,可以在朝向所述硅基材的界面处从χ = 0开始,以使该晶格 参数对应于下层硅基材的晶格参数。然后,锗的浓度可以增加到约20%,因而面内晶格参数 变大。然而,应当指出,最终的锗浓度可以自由选择,例如30%或40%,甚至可达到100%。
[0041] 采用现有技术可以实现缓冲层的生长,例如采用常规的处理条件,在外延生长设 备中进行化学蒸汽沉积。用于硅锗沉积的适当的前体气体包括例如SiH4、Si3H8, Si2H6, DCS 或TCS和GeH4、GeH3Cl、GeH2Cl2、GeHCl3或GeCl4,同时以H2作为载气。根据前体气体和它们 的分解温度来选择沉积温度,如表2所示,表2代表了适于锗含量最高约20%的Si^2Gexa2 生长的一些可能的例子。通过改变硅和/或锗前体的量来得到组成梯度。还可通过分子束 外延生长进行沉积。[0042]表 2
[0043]
Figure CN101140864BD00101
[0044] 接着,在步骤S3中进行表面处理,其中包括化学机械抛光(CMP),以得到粗糙度约 1.3 A RMS的Siha2Gexa2层上的表面,对于2 μ mX 2 μ m的扫描窗得到该粗糙度。然后,所 得的结构经过烘烤步骤,例如,将所得结构暴露在氢氟酸HF中,并在氢气H2中在约800〜 850°C的温度范围内加热约3分钟。此步骤用以清除缓冲层表面的氧化物,但是烘烤步骤会 导致约2. 6人RMS的增加的表面粗糙度。
[0045] 表面处理之后,在步骤S4中,在所述缓冲层上生长附加层。所生长的该附加层具 有与缓冲层的末层相同的化合物硅和锗的恒定组成,但具有与缓冲层的末层组成不同的 Si1^a3Gexa3组成。具有相同的化合物时,除为各个化合物提供的前体气体量外,可以选择基 本上相同的生长条件。所述附加层和晶格与缓冲层不匹配的所有其他层的总厚度应小于临 界厚度,以防止在该厚度之上发生错位的成核或其他缺陷。临界厚度值有赖于缓冲层和附 加层之间Ge浓度的差,还有赖于沉积温度。对于厚度小于1000 A,特别是厚度在约200 A 〜600 A的范围,更特别是约600 A的附加层得到了最好的结果。选择第二层的组成,以使 其面内晶格参数小于第一缓冲层的末层的面内晶格参数。在本例中,当所述缓冲层顶部的 锗组成为20%时,附加层中适宜的锗的百分数为12%〜19. 5%,特别是17. 5%。对于缓冲 层中40%的锗,附加层中的锗浓度为35%〜39. 5%。
[0046] 然后,在步骤S5中,采用现有的层沉积方法,在所述附加层上外延生长沉积应变 娃(sSi)层。
[0047] 图2说明了如上所述实施本发明的方法后所得到的结果。于是,这个实施方式的 半导体异质结构1包含具有第一面内晶格参数〜的硅基材2和梯级的Siha2Gexa2缓冲层3, 在所述缓冲层3与基材2的界面处锗的百分数为0 %,在该缓冲层的上表面4上锗的百分数 为约20%。在缓冲层3中,当锗的量增加时,其面内晶格参数%也增加。该梯级的缓冲层 基本上是松弛的。在梯级的缓冲层3上提供附加的外延生长的Si^3Gexa3层5,如上所述, 该Si^3Gexa3层5是在缓冲层3经过CMP和烘烤之后形成的。所述附加层含有的锗的百分 数在约12%〜19. 5%的范围,特别是17.5%。因此,如此松弛的其标称面内晶格参数〜小 于缓冲层3顶部的a2。然而,当所述厚度小于临界厚度时,附加层5是应变的,意味着它的 面内晶格参数大于标称值。最终,应变硅层6作为顶层存在于附加层5的顶部。
[0048] 对于厚度为约200 A的应变硅层6,获得了小于ι. 8 ARMS,特别是小于ι. 3 ARMS 的表面粗糙度值,而烘烤后的缓冲层3的粗糙度在约2. 6 A RMS的数量级。到目前为止,采
10用现有方法仅观察到了超过1. 8 A RMS的表面粗糙度。
[0049] 应当注意,附加层5与应变硅层6之间的包埋界面7的粗糙度已经小于2. 5人RMS, 特别是小于2. 0 A RMS,更特别是小于1. 8 A RMS。所以,相对于在CMP和烘烤之后粗糙度为 2. 6 A的数量级的界面4,所述包埋界面的粗糙度得到了改善。
[0050] 本发明的第一实施方式解释了梯级的缓冲层3。然而,还可能提供具有不同复合结 构的缓冲层。例如,在CMP和烘烤之前,可以在梯级层3上提供覆盖层,或者缓冲层可包括 双层(bi-layer)的叠合体,特别是,包括3〜5个双层的叠合体,其中一个双层具有梯级的 组成,第二个双层具有恒定的组成。作为又一个替代方案,缓冲层由多个层组成,所述的多 个层具有恒定的锗组成,但具有逐层生长的组成。此外,还可以在附加层5与末层6之间提 供一个或多个另外的附加层,这些附加层也称为覆盖层或松弛层。例如,另一个SiGe层可 沉积到具有不同SiGe组成的附加缓冲层上。
[0051] 作为硅锗缓冲层的替代,也可以采用其他化合物材料来从硅基材开始缓慢增加晶 格参数,直到所需数值。
[0052] 根据又一个变化方式,可以生长锗Ge、SipyGey或SiGeC层作为末层,而不是由应 变硅层6作为末层。
[0053] 形成半导体异质结构的本发明方法的第二实施方式包括第一实施方式中的步骤 Sl〜S3和S5。在此将不再重复它们的描述,但是以参考的方式将其加入此处。相对于第 一实施方式,其差别在于以下事实,即在附加层的生长过程中(步骤S4),所用的生长温度 低于在形成缓冲层3的过程中所用的生长温度。选择附加的的生长温度,使之比 梯级缓冲层的生长温度低约50°C〜约500°C。在缓冲层的生长过程中,人们通常寻求高的 沉积温度来保证高的生长速度,而对于附加层,通过选择较低的生长温度,尽管生长速度会 较低,但有利的是,这可以在SihGex缓冲层表面的谷处沉积材料,而不在峰处沉积材料。结 果产生了光滑的效果,这种效果增加了第一个实施方式中的已经有利的效果,第一个实施 方式中因所用的面内晶格参数较小而具有有利的效果。因此,将进一步改善附加层5的表 面光滑度,并由此而改善顶层6 (此处为应变硅层)的表面光滑度。
[0054] 实际上,当生长温度高时,到来的原子的总热能就高,表面能量(即沉积有该原子 的表面的能量)就可以忽略,因此它不会对光滑化作用有积极的影响。然而,如果像此处一 样热能相对较低,则所述表面能量会有积极的影响,因为通过将原子沉积到谷处,整个表面 就会变小,并且观察到能量增益。所以,这种情况下就会使表面变得光滑。然而,如果温度 太低,热能就不足以将到来的原子移动到谷中优选的成核位置以降低表面能量。
[0055] 根据第二实施方式所得的半导体异质结构对应于如图2所示第一实施方式的半 导体异质结构之一,在此以参考的方式引入其特性的描述。第二实施方式还可以有其他变 化形式。唯一的差别在于,包埋的界面7和顶层6的表面上的表面粗糙度特性均更好。对 于厚度为约200人的应变硅层6来说,获得了小于1. 15人RMS的表面粗糙度值,而烘烤后的 缓冲层3的粗糙度在约2. 6人RMS的数量级。附加层5与应变硅层6之间的包埋界面7的 粗糙度值也得到改善,为小于1. 8 A RMS,且低达1 A RMS。
[0056] 实际所用的有利的温度范围有赖于层的材料(例如,对于SihGex层来说,有赖于 锗含量)、所用的前体气体和层厚度。表3说明了作为SihGex中锗的百分数的函数的附加 层5的优选温度范围。
11[0057]表 3 :
[0058]
Figure CN101140864BD00121
[0059] 对于附加层的CVD层沉积,必须选择前体,使得所述前体的分解温度低于或至少 接近表3中所示的温度范围。因此,附加层5的生长可以采用或需要采用与缓冲层3不同 的前体。
[0060] 图3a至3f显示了本发明的第三实施方式,即SmartCut式制造方法,该方法采用 第一或第二实施方式的半导体异质结构来制造绝缘体上应变层晶片,此处为绝缘体上应变 硅(sSOI)晶片。
[0061] 图3a显示了包含应变硅层6和附加层5的半导体异质结构i,该半导体异质结构 1是根据上述第一或第二实施方式制造的。所述半导体异质结构被用作初始供体基材。在 应变层6上具有绝缘层10。例如通过热氧化应变层6而得到所述层10。异质结构1和绝 缘层10 —起构成了供体基材12。
[0062] 图3b显示了操作基材14,该操作基材14通常是标准晶片,例如硅晶片。所述操作 基材表面可以带有或不带有天然的或生长的绝缘层,例如在硅晶片的情况下的天然的SiO2层。
[0063] 图3c显示了在初始供体基材上1形成预定的开裂区16的方法。这可以通过注入 具有预定剂量和能量的原子物种18而实现,所述原子物种18为例如氢离子或其他惰性气 体。由于所述注入,在供体基材12内部形成了预定的开裂区16。选择注入条件,以便使预 定的开裂区16位于附加层5中或接近朝向顶层6的包埋界面7。
[0064] 图3d显示了所述方法的下一个步骤,该步骤在于,通过将供体基材12的绝缘层10 的自由表面与操作基材14结合,以便将初始供体基材12附着在操作基材14上,从而形成 供体_操作复合体20。结合之前,最终进行表面准备步骤。
[0065] 然后将所述供体_操作复合体20放入炉(未显示)内加热,以便使预定的开裂区 16脆化,最终导致供体基材12的残余物22分离。不提供热能,还可以通过提供任何形式的 附加能量来实现所述脆化和分离,所述能量为例如机械能,或热能和机械能的组合。
[0066] 图3e显示了分离步骤的结果。所得的复合材料晶片24包括依次位于操作基材14上的绝缘层10、顶层6和部分附加层5。
[0067] 然后,对所述复合材料晶片24做进一步表面处理,以除去附加层5的残余部分。这 可以通过例如蚀刻步骤来完成。结果,现在使得原始半导体异质结构1的包埋界面7成为 了自由表面。图3f显示了最终的位于绝缘基材上的应变硅26。位于绝缘基材上的应变硅 26包括操作基材14、绝缘层10和顶层6,此即应变硅层。由于提供了附加层5,所以现在成 为自由表面的包埋界面7具有优良的表面粗糙度性能,与现有技术相比,该实施方式的应 变硅晶片得到了改善。除了绝缘体上应变硅晶片之外,其他类型的顶层6也可以被转移,包 括上述的SiGe、Ge或GaAs。
[0068] 除了 sSOI晶片外,还可以生产绝缘体上SiGe(SiGeOI)晶片,例如,通过如上所述 的采用SiGe作为顶层6,或通过将SiGe松弛层沉积到顶层6上来生产SiGeOI晶片,从而形 成与缓冲层晶格匹配的层。
[0069] 第一和第二实施方式的半导体异质结构以及第三实施方式的绝缘体上应变层晶 片都可有利地用于半导体装置,因为采用具有改善的表面粗糙度性能的基材可以得到改善 的电学或光学性能。

Claims (44)

  1. 形成半导体异质结构的方法,所述方法包括:‑提供具有第一面内晶格参数a1的基材(2),‑提供具有第二面内晶格参数a2的缓冲层(3),‑在所述缓冲层(3)上提供顶层(6),其特征在于:在缓冲层(3)和顶层(6)之间提供附加层(5),所述附加层(5)具有第三面内晶格参数a3,所述第三面内晶格参数a3介于第一晶格参数a1和第二晶格参数a2之间,以便由此改善所述顶层(6)的表面粗糙度,其中所述基材和缓冲层的晶格参数分别对应于松弛态的晶格参数值,并且是朝向随后的层的界面处的晶格参数。
  2. 2.如权利要求1所述的方法,其中所述附加层(5)和/或顶层(6)在低于所述缓冲层 (3)的生长温度的生长温度下生长。
  3. 3.如权利要求2所述的方法,其中选择所述附加层(5)和/或顶层(6)的生长温度,使 之低于所述缓冲层(3)的生长温度50°C〜500°C。
  4. 4.如权利要求1〜3中任一项所述的方法,其中所述附加层(5)的厚度小于临界厚度, 大于该临界厚度时将产生缺陷。
  5. 5.如权利要求1〜3中任一项所述的方法,所述附加层(5)的厚度小于1000 A。
  6. 6.如权利要求1〜3中任一项所述的方法,所述附加层(5)的厚度为 200 A 〜800 Ao
  7. 7.如权利要求1〜3中任一项所述的方法,所述附加层(5)的厚度是600 A。
  8. 8.如权利要求1〜3中任一项所述的方法,其中所述缓冲层(3,13)和附加层(5)包含 至少两种化合物A和B,且具有彼此不同的组成A^2Bxa2和Aha3Bxa3。
  9. 9.如权利要求8所述的方法,其中所述组成的差Δχ = Xa2-Xa3为0.5%〜8%。
  10. 10.如权利要求8所述的方法,其中所述组成的差Δχ = Xa2-Xa3* 2%〜5%。
  11. 11.如权利要求8所述的方法,其中所述组成的差Ax = Xa2-Xa3* 2.5%。
  12. 12.如权利要求1〜3中任一项所述的方法,其中所述顶层(6)是应变层或松弛层。
  13. 13.如权利要求1〜3中任一项所述的方法,其中所述顶层(6)是硅sSi、硅锗SihGex 和锗Ge之一。
  14. 14.如权利要求1〜3中任一项所述的方法,其中所述基材(12)是硅。
  15. 15.如权利要求1〜3中任一项所述的方法,其中所述缓冲层(3,13)是硅锗Sii—xa2Gexa20
  16. 16.如权利要求1〜3中任一项所述的方法,其中所述附加层(5)是硅锗Siha3GexaP
  17. 17.如权利要求13所述的方法,其中当所述硅锗SihGex用于所述顶层(6)时,所述硅 锗SihGex的生长温度取决于以下锗的百分数:
    Figure CN101140864BC00021
  18. 18.如权利要求16所述的方法,其中当所述硅锗于所述附加层(5)时,所述 硅锗SihGex的生长温度取决于以下锗的百分数:层材料 生长温度[°c ]SihGex, χ e [0,20] 650-750SihGex, χ e [20,40] 600-700SihGex, χ e [40,60] 550-650SihGex, χ e [60,80] 500-600SihGex, χ e [80,90] < 600SihGex, χ e [90,100] < 550
  19. 19.如权利要求12所述的方法,其中当硅用于所述顶层(6)时,选择硅的生长温度使其 低于600°C,或者其中当锗用于所述顶层(6)时,选择锗的生长温度使其低于500°C。
  20. 20.如权利要求12所述的方法,其中当硅用于所述顶层(6)时,选择硅的生长温度使其 低于550 0C ο
  21. 21. 一种半导体异质结构,该半导体异质结构包含: _具有第一面内晶格参数^的基材(2),-具有第二面内晶格参数a2的缓冲层(3), -所述缓冲层(3)上的顶层(6), 其特征在于:附加层(5)位于所述缓冲层(3)和所述顶层(6)之间,所述附加层(5)具有第三面内晶 格参数a3,所述第三面内晶格参数a3位于第一晶格参数和第二晶格参数之间,其中所述各 层的晶格参数分别对应于松弛态的晶格参数值,并且是朝向随后的层的界面的晶格参数。
  22. 22.如权利要求21所述的半导体异质结构,其中所述顶层(6)的表面粗糙度小于1.8 A RMS。
  23. 23.如权利要求21所述的半导体异质结构,其中所述顶层(6)的表面粗糙度小于 1.5 ARMSo
  24. 24.如权利要求21所述的半导体异质结构,其中所述顶层(6)的表面粗糙度小于 1.3 人 RMS。
  25. 25.如权利要求21〜24所述的半导体异质结构,其中所述附加层(5)和顶层(6)之间 界面的界面粗糙度小于2.5ARMS。
  26. 26.如权利要求21〜24所述的半导体异质结构,其中所述附加层(5)和顶层(6)之间 界面的界面粗糙度小于2.0ARMS。
  27. 27.如权利要求21〜24所述的半导体异质结构,其中所述附加层(5)和顶层(6)之 间界面的界面粗糙度小于1.8 ARMS。
  28. 28.如权利要求21〜24中任一项所述的半导体异质结构,其中所述缓冲层(3)和附加 层(5)包含至少两种化合物A和B,且具有彼此不同的组成Aha2Bxa^nAha3Bxa3t5
  29. 29.如权利要求28所述的半导体异质结构,其中所述组成的差Ax = xa2-xa3*0. 5%〜8%。
  30. 30.如权利要求28所述的半导体异质结构,其中所述组成的差Δχ = Xa2-Xa3为2%〜5%。
  31. 31.如权利要求28所述的半导体异质结构,其中所述组成的差Ax = Xa2-Xa3* 2.5%。
  32. 32.如权利要求21〜24中任一项所述的半导体异质结构,其中所述附加层(5)和/或 顶层的厚度小于临界厚度,大于该临界厚度时将产生缺陷。
  33. 33.如权利要求21〜24中任一项所述的半导体异质结构,其中所述附加层和/或顶层 的厚度小于1000 Ao
  34. 34.如权利要求21〜24中任一项所述的半导体异质结构,其中所述附加层和/或顶层 的厚度为200 A〜800 A。
  35. 35.如权利要求21〜24中任一项所述的半导体异质结构,其中所述附加层和/或顶层 的厚度为600入。
  36. 36.如权利要求21〜24中任一项所述的半导体异质结构,其中所述基材(2,12)是硅, 和缓冲层(3,13)是硅锗Si^2Gexa2,和顶层(6)是应变层或松弛层,和所述附加层是硅锗 Sii—xa3Gexa3o
  37. 37.如权利要求21〜24中任一项所述的半导体异质结构,其中顶层(6)是硅sSi、硅 锗SipxGex和锗Ge之一。
  38. 38.如权利要求21〜37中任一项所述的半导体异质结构的用途,所述半导体异质结构 作为半导体装置制造过程中的基材。
  39. 39.如权利要求38所述的半导体异质结构的用途,其中所述制造方法是SmartCut式方 法,并将所述的半导体异质结构用作供体基材。
  40. 40.如权利要求21〜37中任一项所述的半导体异质结构在绝缘体上应变层晶片的制 造方法中的用途。
  41. 41.如权利要求40所述的半导体异质结构在绝缘体上应变层晶片的制造方法中的用 途,其中所述绝缘体上应变层晶片是绝缘体上应变硅晶片。
  42. 42. 一种半导体装置,所述半导体装置包含如权利要求21〜37任一项所述的半导体异 质结构。
  43. 43. 一种绝缘体上应变硅sSOI晶片,所述绝缘体上应变硅晶片包含晶片,在所述晶片 的一个表面上,应变硅层从如权利要求21〜37任一项所述的半导体异质结构上被转移到 该晶片上,其中所述顶层(6)是应变硅层,且其中所述应变硅层(6)与附加层(5)之间最初 被包埋的界面(7)对应于sSOI晶片的自由表面。
  44. 44.如权利要求43所述的绝缘体上应变硅sSOI晶片,所述绝缘体上应变硅晶片包含 Si晶片作为所述晶片。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
JP5380794B2 (ja) * 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
FR2918793B1 (fr) * 2007-07-11 2009-10-09 Commissariat Energie Atomique Procede de fabrication d'un substrat semiconducteur-sur- isolant pour la microelectronique et l'optoelectronique.
KR100873299B1 (ko) * 2007-08-20 2008-12-11 주식회사 실트론 Ssoi 기판의 제조방법
US7791063B2 (en) * 2007-08-30 2010-09-07 Intel Corporation High hole mobility p-channel Ge transistor structure on Si substrate
GB2467935B (en) * 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Formation of thin layers of GaAs and germanium materials
US8367519B2 (en) * 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
CN102315246B (zh) * 2010-06-30 2013-03-13 中国科学院上海硅酸盐研究所 一种弛豫SiGe虚拟衬底及其制备方法
CN102122636B (zh) * 2010-12-08 2013-06-19 中国科学院上海微系统与信息技术研究所 三维电阻转换存储芯片制备方法
FR2972567B1 (fr) * 2011-03-09 2013-03-22 Soitec Silicon On Insulator Méthode de formation d'une structure de ge sur iii/v sur isolant
CN102738327A (zh) * 2011-04-13 2012-10-17 展晶科技(深圳)有限公司 半导体磊晶结构及制造方法
FR2977260B1 (fr) 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
FR2995447B1 (fr) 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US9611133B2 (en) * 2014-09-11 2017-04-04 Invensense, Inc. Film induced interface roughening and method of producing the same
US9490123B2 (en) * 2014-10-24 2016-11-08 Globalfoundries Inc. Methods of forming strained epitaxial semiconductor material(S) above a strain-relaxed buffer layer
US10355105B2 (en) * 2017-10-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1439570A1 (en) * 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
JPH08264552A (ja) * 1995-03-24 1996-10-11 Toshiba Ceramics Co Ltd シリコンウエーハの製造方法
US6154475A (en) * 1997-12-04 2000-11-28 The United States Of America As Represented By The Secretary Of The Air Force Silicon-based strain-symmetrized GE-SI quantum lasers
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP3393602B2 (ja) * 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
KR100710513B1 (ko) * 2001-08-06 2007-04-23 가부시키가이샤 섬코 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법
JP3985519B2 (ja) * 2001-12-27 2007-10-03 株式会社Sumco 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
AU2003222003A1 (en) 2002-03-14 2003-09-29 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
JP3719998B2 (ja) 2002-04-01 2005-11-24 松下電器産業株式会社 半導体装置の製造方法
KR100460201B1 (ko) * 2002-04-08 2004-12-08 한국전자통신연구원 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법
JP2003347229A (ja) * 2002-05-31 2003-12-05 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7049627B2 (en) * 2002-08-23 2006-05-23 Amberwave Systems Corporation Semiconductor heterostructures and related methods
KR100605504B1 (ko) * 2003-07-30 2006-07-28 삼성전자주식회사 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법
WO2005078786A1 (en) * 2004-01-16 2005-08-25 International Business Machines Corporation Method of forming thin sgoi wafers with high relaxation and low stacking fault defect density
US6995078B2 (en) * 2004-01-23 2006-02-07 Chartered Semiconductor Manufacturing Ltd. Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch
TWI263709B (en) * 2004-02-17 2006-10-11 Ind Tech Res Inst Structure of strain relaxed thin Si/Ge epitaxial layer and fabricating method thereof
WO2005119762A1 (en) * 2004-05-27 2005-12-15 Massachusetts Institute Of Technology Single metal gate material cmos using strained si-silicon germanium heterojunction layered substrate
US20060151787A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation LOW CONCENTRATION SiGe BUFFER DURING STRAINED Si GROWTH OF SSGOI MATERIAL FOR DOPANT DIFFUSION CONTROL AND DEFECT REDUCTION
EP1705697A1 (en) * 2005-03-21 2006-09-27 S.O.I. Tec Silicon on Insulator Technologies S.A. Composition graded layer structure and method for forming the same
EP1933384B1 (en) * 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1439570A1 (en) * 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it

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