KR20170109487A - 소오스/드레인 스트레서를 갖는 나노시트 및 나노와이어 장치와 그 제조 방법 - Google Patents

소오스/드레인 스트레서를 갖는 나노시트 및 나노와이어 장치와 그 제조 방법 Download PDF

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Abstract

나노시트 또는 나노와이어 장치의 제조 방법이 제공된다. 나노시트 또는 나노와이어 장치의 제조 방법은, 기판 상에 희생층 및 채널층이 교대로 배치된 스택을 형성하고, 소오스 전극 및 드레인 전극을 형성하기 위한 전극 리세스를 형성하기 위해 상기 스택의 일부를 깊게 식각하고, 각각이 상기 전극 리세스의 측면 중 적어도 하나를 따라 부분적으로 연장되고, 상기 전극 리세스의 하단부의 상기 기판의 일부는 덮지 않도록 상기 전극 리세스에 도전성 패시베이션층을 형성하고, 상기 전극 리세스에 상기 소오스 전극 및 상기 드레인 전극을 상기 기판으로부터 에피택셜 성장시키는 것을 포함하되, 상기 도전성 패시베이션층은 상기 소오스 전극 및 상기 드레인 전극이 상기 채널층으로부터 성장되는 것을 실질적으로 억제한다.

Description

소오스/드레인 스트레서를 갖는 나노시트 및 나노와이어 장치와 그 제조 방법{NANOSHEET AND NANOWIRE DEVICES HAVING SOURCE/DRAIN STRESSORS AND METHODS OF MANUFACTURING THE SAME}
본 발명은 소오스/드레인 스트레서를 갖는 나노시트 및 나노와이어 장치와 그 제조 방법에 관한 것이다.
나노시트(NS) 또는 나노와이어(NW) 장치를 형성하기 위한 종래 기술의 공정에서, 교대로 적층되는 희생층 및 채널층의 스택은 단결정 기판 또는 단결정 하부층 상에 에피택셜 증착된다. 관련 기술의 제조 흐름은 더미 게이트(더미 게이트 산화물을 포함) 및 더미 게이트 외부 스페이서를 형성하기 위해, 나노시트 또는 나노와이어의 폭을 정의하기 위해 스택을 패터닝하고 당업계에 공지된 추가적인 프로세싱을 포함하여 나노시트 또는 나노와이러 구조를 제조하는 데 사용된다. 제조 흐름은 또한 스택 내에 소오스 및 드레인 리세스를 형성하는 것을 포함하고, 소오스 전극 및 드레인 전극은 리세스 내에 에피택셜로 재성장된다. 또한, 종래 기술의 공정에서, 소오스 전극 및 드레인 전극은 채널층, 희생층(내부 스페이서가 형성되지 않은 경우) 및 소오스 및 드레인의 오목부의 하부에서의 기판과 같은 몇몇 상이한 표면으로부터 에피택셜로 재성장된다. 결과적으로, 종래 기술 장치의 소오스 전극 및 드레인 전극은 몇몇 상이한 표면 상에 성장된 에피택셜 물질의 영역의 합병(merger)이다. 즉, 나노시트 또는 나노와이어 장치를 형성하는 관련 기술 공정에서, 소오스 전극 및 드레인 전극의 에피택셜 재성장은 기판으로부터 단독으로 또는 주로 우세하게 성장을 촉진시키기 위해 수행되지 않는다. 소오스 전극 및 드레인 전극이 다수의 표면으로부터 성장하기 때문에, 채널 내의 이송 방향에 대응하는 방향으로 어떠한 제약 없이 또는 중요한 제약 없이 종래 기술의 장치의 소오스 전극 및 드레인 전극이 형성된다(예를 들어, 소오스 전극 및 드레인 전극은 채널에서 이송 방향으로 거의 변형되지 않고 성장될 수 있다). 채널의 이송 방향에서의 현저한 왜곡의 부재는 관련 기술 나노시트 또는 나노와이어 장치의 성능에 부정적인 영향을 미친다.
본 발명이 해결하고자 하는 과제는, 성능이 향상된 나노시트 또는 나노와이어 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 성능이 향상된 수평 나노시트 또는 수평 나노와이어의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 기판 상에 희생층 및 채널층이 교대로 배치되는 것을 포함하는 스택으로부터 수평 나노시트(hNS) 또는 수평 나노와이어(hNW) 장치를 제조하는 다양한 방법에 관한 것이다. 일 실시예에서, 상기 방법은 소오스 전극 및 드레인 전극을 위한 전극 리세스를 형성하고, 상기 전극 리세스 내에 도전성 패시베이션층을 형성하고, 상기 전극 리세스에서 상기 소오스 전극 및 드레인 전극을 에피택셜 성장시키는 스택의 일부를 깊게 식각하는 것을 포함한다. 각각의 도전성 패시베이션층은 전극 리세스들 중 하나의 측면을 따라 적어도 부분적으로 연장한다. 전극 리세스들의 하단부에서 기판의 일부는 도전성 패시베이션층에 의해 커버되지 않는다. 소오스 전극 및 드레인 전극은 기판으로부터 성장되고 도전성 패시베이션층은 소오스 전극 및 드레인 전극이 채널층으로부터 성장하는 것을 실질적으로 억제한다.
상기 방법은 이방성 식각을 수행하여 상기 전극 리세스의 하단부에서 상기 기판을 덮는 상기 패시베이션층의 일부를 제거하는 것을 더 포함 할 수 있다. 도전성 패시베이션층은 전극 리세스의 측면을 따라 완전히 연장되거나 또는 전극 리세스의 측면을 따라 부분적으로만 연장 될 수 있다. 상기 방법은 또한 도전성 패시베이션층을 형성하기 전에 채널층을 측면 방향으로 리세스하는 것을 포함 할 수 있다. 상기 방법은 도전성 패시베이션층을 어닐링 또는 결정화하는 단계를 포함 할 수 있다. 상기 방법은 또한 상기 희생층들의 일부에 에치-백(etch-back)을 수행하여 상기 채널층들의 각각의 상부 및 하부에 내부 스페이서 리세스를 형성하고 상기 내부 스페이서 리세스에 내부 스페이서를 형성하는 것을 포함 할 수 있다. 각각의 도전성 패시베이션층은 RuO2 또는 산소가 결핍된 TiO2와 같은 도전성 산화물을 포함한다. 각각의 도전성 패시베이션층은 약 0.2nm 내지 약 2nm, 약 0.2nm 내지 약 1nm, 또는 약 0.2nm 내지 약 0.5nm의 두께를 가질 수 있다. 상기 전극 리세스 내의 소오스 전극 및 드레인 전극을 에피택셜 성장시키는 것은, 상기 채널층 및 상기 기판으로부터 성장된 일부로부터 성장된 일부 및 상기 채널층으로부터 성장된 일부을 선택적으로 제거하는 이방성 식각을 반복하여 형성하는 것을 포함 할 수 있다. 상기 방법은 또한 공간(cavities)을 형성하고 상기 공간에 게이트 스택을 증착하기 위해 상기 희생층의 나머지 부분을 식각하는 것을 포함 할 수 있다.
본 발명은 또한 수평 나노시트 또는 수평 나노와이어 장치의 다양한 실시 예에 관한 것이다. 일 실시예에서, 수평 나노시트 또는 수평 나노와이어 장치는 기판 및 기판 상에 적층된 적어도 두 개의 수평 나노시트 또는 수평 나노와이어를 포함한다. 각각의 수평 나노시트 또는 수평 나노와이어는 소오스 전극, 드레인 전극, 소오스 전극과 드레인 전극 사이의 게이트 스택 및 게이트 스택에 의해 둘러싸이고 소오스 전극과 드레인 전극 사이에서 연장되는 하나 이상의 채널 영역을 포함한다. 소오스 전극 및 드레인 전극 각각의 부피 분율의 적어도 약 50 %는 기판과의 레지스트레이션(registration)에 의해 변형된다.
몇몇 실시예에서, 소오스 전극 및 드레인 전극의 각각의 부피 분율의 적어도 약 70 %는 기판과 레지스트레이션 됨으로써 변형될 수 있다. 수평 나노시트 또는 수평 나노와이어 장치는 NMOS 소자 일 수 있고, 채널 영역 각각은 Si을 포함할 수 있고, 기판은 Si 또는 Si-Ge 합금을 포함할 수 있으며, 소오스 전극 및 드레인 전극 각각은 Si-C 합금을 포함한다. 수평 나노시트 또는 수평 나노와이어 장치는 PMOS 소자 일 수 있고, 채널 영역 각각은 Si 또는 Si-Ge 합금을 포함할 수 있고, 기판은 Si 또는 Si-Ge 합금을 포함할 수 있으며, 소오스 전극 및 드레인 전극 각각은 채널 영역 및 기판보다 높은 Ge 함유량을 갖는 Si-Ge 합금을 포함한다. 수평 나노시트 또는 수평 나노와이어 장치는 또한 소오스 전극 및 드레인 전극의 가장자리를 따라 적어도 부분적으로 연장하는 도전성 패시베이션층을 포함할 수 있다. 상기 도전성 패시베이션층들 각각은 도전성 산화물을 포함 할 수 있다.
이러한 요약은 이하의 상세한 설명에서 더 설명되는 본 발명의 실시예의 특징 및 개념의 선택을 소개하기 위해 제공된다. 이러한 요약은 청구된 권리범위의 핵심 또는 필수적인 특징을 식별하기 위한 것이 아니며 청구된 권리범위를 제한하는 데 사용되지도 않는다. 설명된 특징들 중 하나 이상은 작동 가능한 장치를 제공하기 위해 하나 이상의 다른 설명된 특징과 결합 될 수 있다.
본 발명의 실시예의 이러한 특징들 및 이점들은 다음의 도면들과 관련하여 고려될 때 후술하는 상세한 설명을 참조함으로써 더욱 명백해질 것이다. 도면에서, 유사한 도면 번호는 동일한 특징 및 구성 요소를 나타내기 위해 도면 전체에 걸쳐 사용된다. 이 숫자는 반드시 비율에 맞게 그려지는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 나노시트 또는 나노와이어 장치의 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 나노시트 또는 나노와이어 장치의 개략적인 단면도이다.
도 3a 내지 도 3n은 본 발명의 일 실시예에 따른 나노시트 또는 나노와이어 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4a 내지 도 4h는 본 발명의 다른 실시예에 따른 나노시트 또는 나노와이어 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명은 수평 나노시트(hNS) 또는 수평 나노와이어(hNW) 장치(예를 들어, NMOS 소자 또는 PMOS 소자)의 다양한 실시예 및 이를 제조하는 방법에 관한 것이다. 본 발명의 다양한 실시예에 따르면, 기판의 격자 구조를 맞추는 제약 때문에, 수평 나노시트 또는 수평 나노와이어 장치의 소오스 전극 및 드레인 전극 중 비교적 큰 부분이 하부 기판 또는 하부층에 대한 에피택셜 레지스트레이션(epitaxial registration) 상태에 있다. 본 발명의 다양한 실시예에 따르면, 소오스 전극 및 드레인 전극은 소오스 전극 및 드레인 전극의 일부를 반복적으로 에피택셜로 재성장시키고, 이어서 기판과 다른 수평 나노시트 또는 수평 나노와이어 스택층으로부터 성장된(예를 들어, 시드화된) 일부를 제거함으로써(예를 들어, 이방성 식각에 의해) 형성될 수 있다(예를 들어, 희생층 및/또는 채널층으로부터 에피택셜하게 성장된 소오스 전극 및 드레인 전극의 일부를 제거하는 것). 또한, 본 발명의 다양한 실시예에 따르면, 수평 나노시트 또는 수평 나노와이어 장치는 스택에 소오스 및 드레인 리세스를 깊게 식각하고, 리세스의 측면을 따라 도전성 패시베이션층을 형성한 후에, 소오스 전극 및 드레인 전극을 에피택셜하게 재성장시킴으로써 형성 될 수 있다. 도전성 패시베이션층은 희생층 및 채널층으로부터의 소오스 전극 및 드레인 전극의 성장을 억제하거나 또는 실질적으로 억제하지만, 소오스 전극 및 드레인 전극의 모든 또는 실질적인 부피 분율이 에피택셜 레지스트레이션으로 존재하도록 기판으로부터의 성장되고 기판에 대한 레지스트레이션에 의해 변형된다. 기판과 레지스트레이션 되고 채널 영역에서 이송 방향으로 실질적으로 변형된 소오스 전극 및 드레인 전극은 소오스 전극 및 드레인 전극이 종래의 수평 나노시트 또는 수평 나노와이어 장치와 비교하여 수평 나노시트 또는 수평 나노와이어 장치의 성능을 증가시키고 소오스 전극 및 드레인 전극은 기판에 실질적으로 변형되지 않는다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. 동일한 참조 번호는 동일한 구성 요소를 지칭한다. 하지만, 본 발명은 다양한 형태로 구체화될 수 있으며, 여기에 도시된 실시예에만 한정되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예는 철저하고 완전하게 본 발명의 양상 및 특징을 당업자에게 충분히 전달할 수 있도록 예시로서 제공된다.
따라서, 본 발명의 양상들 및 특징들의 완전한 이해를 위해 당업자에게 불필요한 프로세스들, 구성 요소들 및 기술들은 설명되지 않을 수 있다. 다른 언급이 없는 한, 첨부된 도면 및 상세한 설명 전반에 걸쳐 동일한 참조 번호는 동일한 구성 요소를 나타내며, 따라서 그 설명은 반복되지 않을 수 있다.
도면에서, 구성 요소, 층 및 영역의 상대적인 크기는 명확성을 위해 과장되거나 및/또는 간략화 될 수 있다. "아래(beneath)", "아래(below)", "아래(lower)", "하부(under)", "위(above)" "상부(upper)"등과 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의를 위해 하나의 요소 또는 특징 도면에 도시된 바와 같이 구성 요소(들) 또는 특징(들)과의 관계를 용이하게 기술하기 위해 사용될 수 있다. 이러한 공간적으로 관련된 용어는 도면에 도시된 방위에 추가하여, 사용 또는 작동시 장치의 상이한 방위를 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소 또는 특징의 "아래(beneath)" 또는 "아래(below)" 또는 "하부(under)"로 기술된 구성 요소는 다른 구성 요소 또는 특징의 "위(above)"에 배향될 것이다. 따라서, "아래(below)" 및 "하부(under)"의 예시적인 용어는 위와 아래의 방향 모두를 포함 할 수 있다. 따라서, 장치는 다른 방향으로 배향될 수 있고(예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 그에 따라 해석되어야 한다.
비록 "제1", "제2", "제3" 등의 용어가 본 명세서에서 다양한 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되어서는 안된다. 이들 용어는 하나의 구성 요소, 구성, 영역, 층 또는 섹션을 다른 구성 요소, 구성, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 논의되는 제1 구성 요소, 구성, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않고 제2 구성 요소, 구성, 영역, 층 또는 섹션으로 지칭될 수 있다.
구성 요소 또는 층이 다른 구성 요소 또는 층의 "위에(on)", "연결된(connected to)", "결합된(coupled to)"또는 "인접한(adjacent to)"으로 언급될 때, 하나 이상의 개재 구성 요소 또는 층이 존재할 수 있다. 대조적으로, 하나의 구성 요소 또는 층이 다른 구성 요소 또는 층에 "직접적으로(directly on)", "직접적으로 연결된(directly connected to)", "직접적으로 결합된(directly coupled to)" 또는 "바로 인접한(immediately adjacent to)"으로 언급될 때, 개재하는 구성 요소 또는 층이 존재하지 않는다.
본 명세서에서 사용되는 용어는 특정 실시 예를 설명하기 위한 것이며, 본 발명을 한정하려는 것은 아니다. 본 명세서에 사용 된 바와 같이, 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는(comprises)" 및/또는 "포함하는(comprising)"이라는 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성의 존재를 나타내지만, 존재를 배제하지는 않는다는 것이 더 이해될 것이다. 또는 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 구성의 추가를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현식은 구성 요소 목록 앞에서 구성 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.
본 명세서에 사용된 용어 "실질적으로", "약" 및 유사한 용어는 근사의 용어로서 사용되며 학위의 용어로서 사용되지 않으며, 이들에 의해 인식되는 측정 또는 계산된 값의 고유한 편차를 설명하기 위한 것이다. 또한, 본 발명의 개념의 실시예를 기술할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시예"를 의미한다. 본 명세서에 사용된 바와 같이, 용어 "사용하는(use)", "사용(using)"및 "사용된(used)"은 각각 "이용하는(utilize)", "이용(utilizing)"및 "이용된(utilized)"과 동의어로 간주될 수 있다. 또한, "예를 들어"라는 용어는 예 또는 설명을 의미한다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 이상 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트(hNS) 또는 수평 나노와이어(hNW) 장치(100)(예를 들어, NMOS 소자 또는 PMOS 소자)는 소오스 전극(101), 드레인 전극(102), 소오스 전극(101)과 드레인 전극(102) 사이의 게이트 스택(103), 소오스 전극(101)과 게이트 스택(103) 사이의 제1 내부 스페이서(104), 드레인 전극(102)과 게이트 스택(103) 사이의 제2 내부 스페이서(105), 소오스 전극(101)과 드레인 전극(102) 사이에서 연장되고 게이트 스택들(103)에 의해 둘러싸이는 채널 영역(106)을 포함한다. 예시된 실시예에서, 3개의 채널층 및 3개의 희생층을 갖는 수평 나노시트 스택으로부터 시작하여 얻어 질 수 있는 3개의 채널 영역(106)을 갖는 구조가 도시되며, 이러한 예시적인 수평 나노시트 스택의 최상층은 채널층이다. 당업계에 공지된 많은 다른 실시예가 가능하다. 게이트 스택(103)은 채널 영역(106)과 접촉하는 계면층(107), 고유전율 유전체층(108), 금속층(109) 및 질화물층과 같은 캡핑 유전체층(110)(게이트 전극들이 접촉되는 영역들에서 제거되는 계면층)을 포함할 수 있다. 하나 이상의 실시예에서, 수평 나노시트 또는 수평 나노와이어 장치(100)는 제1 및 제2 내부 스페이서(104, 105)없이 제공 될 수 있다. 또한, 도시 된 실시예에서, 소오스 전극 및 드레인 전극(101, 102), 채널 영역(106) 및 게이트 스택(103)은 단결정 기판 또는 단결정 하부층(120) 상에 제공된다.
하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(101, 102)은 결정 기판(120)에 대한 에피택셜 레지스트레이션을 완전히 또는 실질적으로 완전히 가지며, 결정 기판(120)과의 에피택셜 레지스트레이션에 기인하여 채널 영역(106)에서 이송 방향으로 변형되거나 또는 실질적으로 변형된다(즉, 기판(120)의 격자 구조를 맞추는 제약으로 인해 채널 영역(106)의 이송 방향으로 소오스 전극 및 드레인 전극(101, 102)이 변형된다). 하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(101, 102) 각각의 길이(채널 영역(106)의 이송 방향에 평행한 방향으로)는 약 50nm보다 작고, 소오스 전극(101) 및 드레인 전극(102) 각각의 부피 분율의 적어도 약 70%는 결정 기판(120)에 대한 에피택셜 레지스트레이션에 의해 변형된다. 하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(101, 102) 각각의 길이는 약 50nm보다 작고, 소오스 전극 및 드레인 전극(102) 각각의 부피 분율의 적어도 약 50%는 결정 기판(120)에 대한 에피택셜 레지스트레이션에 의해 변형된다. 소오스 전극 및 드레인 전극(101, 102)이 채널 영역(106)에서의 이송 방향으로 실질적으로 변형되도록 결정 기판 (120)과의 에피택셜 레지스트레이션에서 소오스 전극 및 드레인 전극(101, 102)을 변형시키는 것은, 소오스 전극 및 드레인 전극이 기판에 대해 실질적으로 변형되지 않는 종래의 수평 나노시트 또는 수평 나노와이어 장치와 비교하여 수평 나노시트 또는 수평 나노와이어 장치(100)의 성능을 향상시킨다.
도 2를 참조하면, 본 발명의 다른 실시 예에 따른 수평 나노시트 또는 수평 나노와이어 장치(200)(예를 들어, NMOS 소자 또는 PMOS 소자)는 소오스 전극(201), 드레인 전극(202), 소오스 전극(201)과 드레인 전극(202) 사이의 게이트 스택(203), 소오스 전극(201)과 게이트 스택(203) 사이의 제1 내부 스페이서(204), 드레인 전극(202)과 게이트 스택(203) 사이의 제2 내부 스페이서(205), 소오스 전극(201)과 드레인 전극(202) 사이에서 연장되고 게이트 스택들(203)에 의해 둘러싸이는 채널 영역(206)을 포함한다. 도시된 실시예에서, 게이트 스택(203)은 당업계에 공지된 바와 같이 채널 영역(206)과 접촉하는 계면층(207), 고유전율 유전체층(208), 금속층(209) 및 질화물층과 같은 캡핑 유전체층(210)을 포함 할 수 있다. 하나 이상의 실시예에서, 수평 나노시트 또는 수평 나노와이어 장치(200)는 제1 및 제2 내부 스페이서(204, 205)없이 제공 될 수 있다. 또한, 도시 된 실시예에서, 소오스 전극 및 드레인 전극(201, 202), 채널 영역(206) 및 게이트 스택(203)은 단결정 기판 또는 단결정 하부층(220) 상에 제공된다.
도 2에 도시된 실시예를 계속 참조하면, 수평 나노시트 또는 수평 나노와이어 장치(200)는 소오스 전극 및 드레인 전극(201, 202) 각각의 측면(213, 214)의 적어도 일부를 따라 연장되는 도전성 패시베이션층(211, 212)을 역시 포함한다. 또한, 도시된 실시예에서, 소오스 전극 및 드레인 전극(201, 202) 아래의 결정 기판(220)의 적어도 일부는 도전성 패시베이션층(211, 212)에 의해 덮이지 않는다. 도시된 실시예에서, 도전성 패시베이션층(211, 212)은 소오스 전극 및 드레인 전극(201, 202)과 마주보는 채널층(206) 및 제1 및 제2 내부 스페이서(204, 205)의 측면을 따라 연장된다. 도시된 실시예에서, 도전성 패시베이션층(211, 212)은 결정 기판(220)으로부터 소오스 전극 및 드레인 전극(201, 202)의 측면을 따라 완전히 위로 연장되지만, 하나 이상의 실시예에서 도전성 패시베이션층(211, 212)은 소오스 전극 및 드레인 전극(201, 202)과 마주보는 채널층(206)의 측면만을 따라 연장될 수 있다. 하나 이상의 실시예에서, 각각의 도전성 패시베이션층(211, 212)은 예를 들어, 약 0.2nm 내지 약 2nm와 같은 임의의 적합한 두께를 갖는 초박막 일 수 있다. 하나 이상의 실시예에서, 각각의 도전성 패시베이션층(211, 212)은 약 0.2nm 내지 약 1nm의 두께를 갖는 초박막 일 수 있다. 하나 이상의 실시예에서, 각각의 도전성 패시베이션층(211, 212)은 약 0.2nm 내지 약 0.5nm의 두께를 갖는 초박막 일 수 있다. 하나 이상의 실시예에서, 도전성 패시베이션층(211, 212)은 예를 들어 RuO2 또는 산소가 결핍된 TiO2와 같이 충분히 높은 도전성을 갖는 산화물로 제조될 수 있다.
후술하는 바와 같이 도 4a-4h를 참조하면, 도전성 패시베이션층(211, 212)은 소오스 전극 및 드레인 전극(201, 202)이 채널 영역(206)과 같은 기판 (220) 이외의 표면으로부터 성장하는 것을 억제하거나 실질적으로 억제한다. 몇몇 실시예에서, 순환 증착-식각 공정은 소오스 전극 및 드레인 전극(201, 202)을 성장시키기 위해 사용되고, 도전성 패시베이션층(211, 212)은 성장-식각 사이클의 성장 공정에서 더 많은 결함 있는 물질이 성장되거나 성장이 유도되는 것을 억제할 수 있고, 도전성 패시베이션층(211, 212) 상에 성장된 물질은 성장-식각 사이클의 식각 공정에서 실질적으로 제거되고, 반면에 하부 기판 또는 하부층(220)에 레지스트레이션으로 성장된 물질은 성장-식각 사이클의 식각 공정에서 제거되지 않거나 실질적으로 덜 제거된다. 따라서, 하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(201, 202)은 결정 기판(220)에 대한 에피택셜 레지스트레이션에서 완전히 또는 실질적으로 완전히 가지며, 결정 기판(220)과의 에피택셜 레지스트레이션에 기인하여 채널 영역(206)에서 이송 방향으로 변형되거나 또는 실질적으로 변형된다(즉, 기판(220)의 격자 구조를 맞추는 제약으로 인해 채널 영역(206)의 이송 방향으로 소오스 전극 및 드레인 전극(201, 202)이 변형된다). 하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(201, 202) 각각의 길이(채널 영역(206)의 이송 방향에 평행한 방향으로)는 약 50nm보다 작고, 소오스 전극(201) 및 드레인 전극(202) 각각의 부피 분율의 적어도 약 70%는 결정 기판(220)에 대한 에피택셜 레지스트레이션에 의해 변형된다. 하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(201, 202) 각각의 길이는 약 50nm보다 작고, 소오스 전극 및 드레인 전극(101, 102) 각각의 부피 분율의 적어도 약 50%는 결정 기판(220)에 대한 에피택셜 레지스트레이션에 의해 변형된다. 소오스 전극 및 드레인 전극(201, 202)이 채널 영역(206)에서의 이송 방향으로 실질적으로 변형되도록 결정 기판(220)과의 에피택셜 레지스트레이션에서 소오스 전극 및 드레인 전극(201, 202)을 변형시키는 것은, 소오스 전극 및 드레인 전극이 기판에 대해 실질적으로 변형되지 않는 종래의 수평 나노시트 또는 수평 나노와이어 장치와 비교하여 수평 나노시트 또는 수평 나노와이어 장치(200)의 성능을 향상시킨다.
도 3a 내지 도 3n은 본 발명의 일 실시예에 따른 나노시트 또는 나노와이어 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 3a를 참조하면, 일 실시예에 따른 나노시트 또는 나노와이어 장치(300)를 형성하는 방법은, 초기 스택(301)을 형성 또는 획득하는 단계를 포함한다. 하나 이상의 실시예에서, 초기 스택(301)은 변형 완화 버퍼(strain relaxation buffer)(SRB)로부터 성장될 수 있다. 하나 이상의 실시예에서, 초기 스택(301)은 당업계에 공지 된 임의의 적절한 이송 프로세스를 사용하여 OI 웨이퍼로 이송될 수 있다. 도시 된 실시예에서, 초기 스택(301)은 희생층(302)과 채널층(303)이 교대로 적층된 구조를 포함한다. 예시 된 실시예에서, 초기 스택(301)은 3개의 희생층(302)과 2개의 채널층(303)을 포함하지만, 하나 이상의 실시예에서, 초기 스택(301)은 수평 나노시트 또는 수평 나노와이어 장치(300)의 원하는 구조에 따라 임의의 다른 적절한 개수의 희생층(302) 및 채널층(303)을 포함할 수 있다. 또한, 도시된 실시예에서, 초기 스택(301)은 단결정 기판 또는 단결정 하부층(304) 상에 형성된다(예를 들어, 최하층 희생층(302)은 결정 기판(304)에 직접 접촉하도록 형성될 수 있다).
도 3b를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 초기 스택(301)을 패터닝하여 나노시트의 폭 또는 나노와이어의 폭을 정의하고, 더미 게이트 산화물층(305)을 포함하는 더미 게이트 구조를 형성하고, 패턴화된 스택(301) 상에 일련의 외부 스페이서(350)를 갖는 더미 게이트 전극(306)(예를 들어, 도 3b의 이중층으로 도시됨, 하부 비정질 또는 poy-Si 층 및 질화물과 같은 상부 유전체층을 포함 할 수 있음)을 형성하는 것을 포함한다. 더미 게이트 전극(306), 외부 스페이서 (350) 및 더미 게이트 산화물층(305)은 당업계에 공지된 임의의 제조 기술 또는 공정에 의해 형성 될 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 소오스 전극 및 드레인 전극을 위한 전극 리세스(307, 308)를 각각 형성하기 위해 스택(301)의 일부를 식각(예를 들어, 희생층(302) 및 채널층(303)의 일부를 제거하기 위한 식각)하는 것을 포함한다. 도시된 실시예에서, 도 3b에 도시된 바와 같이, 식각된 스택(301)의 일부는 스택(301)의 상부에 증착된 외부 스페이서(350) 사이에 위치한다. 초기 스택(301)의 깊은 식각 작업 후에, 채널층(303)은 채널 영역(309)으로 분리되고, 희생층(302)은 채널 영역(309) 상부 및 하부의 희생 영역(310)으로 분리된다(즉, 깊은 식각 후에, 채널 영역(309) 및 채널 영역(309)과 정렬된 희생 영역(310)이 교대로 적층되어 있다.). 도시된 실시예에서, 깊은 식각은 최하층 희생층(302)을 통해 수행되고, 기판(304)을 실질적으로 식각하지는 않지만, 하나 이상의 실시예에서, 깊은 식각은 기판(304)의 일부를 식각하는 것과 다른 방법으로 다른 깊이로 수행될 수 있다.
도 3d를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 내부 스페이서를 위한 리세스(311, 312)를 형성하기 위해 희생 영역(310) 각각의 대향 단부를 측면 방향으로 식각하는 것을 포함한다(즉, 각각의 희생 영역(310)의 에치-백을 채널층(309)에 대해 선택적으로 수행).　식각 작업 동안, 희생 영역(310)의 대향 단부들은 측면 방향으로 제거되지만, 채널 영역(309)은 실질적으로 제거되지 않은 상태로 유지된다. 따라서, 내부 스페이서를 위한 리세스(311, 312)를 형성하기 위해 희생 영역(310)을 식각하는 작업 후에, 채널 영역(309)은 희생 영역(310)을 넘어 연장한다(예를 들어, 오버행(overhang)). 희생 영역(310)은 내부 스페이서의 원하는 두께에 따라 임의의 적절한 깊이로 리세스 될 수 있다. 예를 들어, 하나 이상의 실시예에서, 희생 영역(310)의 대향 단부는 대략 1nm 내지 대략 10nm의 두께를 갖는 내부 스페이서를 수용하도록 대략 1nm 내지 대략 10nm만큼 리 세스 될 수 있다. 내부 스페이서 리세스(311, 312)의 길이는 또한 남아있는 희생 층(310)의 길이와 관련된 수평 나노시트 장치를 위해 목표된 적절한 게이트 길이를 수용하도록 설계된다.
도 3e를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 각각 리세스(311, 312) 내에 내부 스페이서(313, 314)를 형성하는 것을 포함한다. 하나 이상의 실시예에서, 수평 나노시트 또는 수평 나노와이어 장치(300)는 내부 스페이서(313, 314)없이 제공 될 수 있다. 따라서, 하나 이상의 실시 예에서, 본 발명의 하나 이상의 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 도 3d에 도시된 바와 같이 리세스(311, 312)를 형성하도록 각각의 희생 영역(310)의 대향 단부를 측면 방향으로 식각하지 않고 수행 될 수 있고, 도 3e에 도시된 바와 같이 리세스(311, 312)에 내부 스페이서(313, 314)를 형성하지 않고 수행될 수 있다.
도 3f를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 상술한 도 3c에 도시된 바와 같은, 초기 스택(301)의 일부를 깊은 식각하는 동안 리세스(307, 308)에 각각 소오스 전극(315) 및 드레인 전극(316)을 에피택셜 재성장시키는 것을 포함한다. 소오스 적극 및 드레인 전극(315, 316)을 에피택셜 재성장시키는 동안, 소오스 전극 및 드레인 전극(315, 316) 각각은 리세스(307, 308)와 마주보는 채널 영역(309)의 측면(317, 318)과 같은 다수의 표면으로부터 재성장 될 수 있고, 리세스(307, 308)의 하부에 노출된 기판(304)의 표면을 노출시킬 수 있고, 내부 스페이서(313, 314)가 제공되지 않는 경우에는 리세스(307, 308)과 각각 마주보는 희생층(310)의 측면(321, 322)에 형성될 수 있다.
도 3g를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 결정 기판(304) 이외의 층에 의해 성장된 소오스 전극 및 드레인 전극(315, 316)의 부분(315', 316')을 우선적으로 제거하는(예를 들어, 이방성 식각에 의해) 것을 포함한다(예를 들어, 희생 영역(310) 및/또는 채널 영역(309)으로부터 성장된 소오스 전극 및 드레인 전극(315, 316)의 부분(315', 316')을 제거하기 위한 식각). 결정 기판(304) 이외의 층에 의해 성장된 소오스 전극 및 드레인 전극(315, 316)의 부분(315', 316')을 제거하는 작업 후에, 소오스 전극 및 드레인 전극(315, 316)의 나머지 부분 전체 또는 실질적으로 전체는 결정 기판(304)으로부터 성장될 것이다. 소오스 리세스 및 드레인 리세스(307, 308)의 측면 상에 성장된 물질의 우선적 인 식각은 주기적인 성장-식각 에피택셜 프로세스의 공지된 관련 기술에 기초하고, 소오스 및 드레인 리세스(307, 308)의 바닥에서 성장되고 결정 기판 (304)에 대하여 레지스트레이션된 물질과 비교하여, 소오스 및 드레인의 측면 상에 성장된 물질의 더 높은 결함에 기초한다.
도 3h 내지 도 3m을 참조하면, 소오스 전극 및 드레인 전극(315, 316)의 일부를 에피택셜로 재성장시키는 것과, 희생 영역(310) 및/또는 채널 영역(309)으로부터 성장된 소오스 전극 및 드레인 전극(315, 316)의 부분(315', 316')을 식각하는 것은, 예를 들어 소오스 전극 및 드레인 전극(315, 316)이 리세스(307, 308)를 실질적으로 채울 때까지 반복적으로 수행 될 수 있다. 이러한 방식으로 형성된 소오스 전극 및 드레인 전극(315, 316)은 기판(304)에의 에피택셜 레지스트레이션에서 완전히 또는 실질적으로 완전하게 될 것이고, 기판 (304)과의 에피택셜 레지스트레이션으로 인해 채널 영역(309)에서의 이송 방향으로 변형될 것이다(즉, 이 방법에 따라 형성된 소오스 전극 및 드레인 전극(319, 320)은 기판(304)의 격자 구조를 정합시키는 제약으로 인해 채널 영역(309)의 이송 방향으로 변형 될 것이다). 하나 이상의 실시예에서, 각각의 소오스 전극 및 드레인 전극(315, 316)의 부피 분율의 적어도 약 70 %가 결정 기판에 레지스트레이션됨으로써 변형된다. 하나 이상의 실시예에서, 각각의 소오스 전극 및 드레인 전극(315, 316)의 부피 분율의 적어도 약 50 %는 결정 기판에 레지스트레이션됨으로써 변형된다.
수평 나노시트 또는 수평 나노와이어 장치(300)가 NMOS 소자이고 채널층(303)이 Si로 형성되는 하나 이상의 실시예에서, 기판(304)은 Si-Ge 합금으로 형성될 수 있고, 소오스 전극 및 드레인 전극(315, 316)은 기판 (304)보다 낮은 Ge 함유량을 갖는 Si-Ge 합금으로 형성 될 수 있다. 수평 나노시트 또는 수평 나노와이어 장치(300)가 NMOS 소자이고 채널층(303)이 Si로 형성되는 하나 이상의 실시예에서, 기판(304)은 Si 또는 Si-Ge 합금으로 형성될 수 있고, 소오스 전극 및 드레인 전극(315, 316)은 Si-C 합금으로 형성 될 수 있다. 수평 나노시트 또는 수평 나노와이어 장치 (300)가 PMOS 장치이고 채널층(303)이 Si 또는 Si-Ge 합금으로 형성되는 하나 이상의 실시예에서, 기판(304)은 Si 또는 Si-Ge 합금으로 형성될 수 있고, 소오스 전극 및 드레인 전극(315, 316)은 채널층(303) 및 기판(304)보다 높은 Ge 함유량을 갖는 Si-Ge 합금으로 형성 될 수 있다.
도 3n을 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(300)를 형성하는 방법은 관련 기술 분야에서 알려진 공정을 포함하며, 산화물과 같은 유전체층을 형성하고 평탄화하는 것과, 외부 스페이서들(350) 사이의 영역에서 더미 게이트 산화물층(305)을 포함하는 더미 게이트 전극(306)을 제거함으로써 게이트 공간(cavity)을 개방하는 것과, 게이트 공간 내의 희생 영역(310)을 선택적으로 제거하는(예를 들어, 선택적 식각에 의해 희생 영역(310) 각각의 나머지를 제거) 것과, 각각의 채널 영역(309)을 위해 채널 영역(309)과 접촉하는 계면층(324), 고유전율 유전체층(325) 및 금속층(326)을 포함하는 게이트 스택(323)을 형성 또는 증착하는 것을 포함한다. 게이트 스택(323)은 내부 스페이서(313, 314)(형성되는 경우) 사이 또는 소오스 전극 및 드레인 전극(315, 316)(내부 스페이서(313, 314)가 형성되지 않는 경우) 사이에서 측면 방향으로 연장되는 희생 영역(310)에 의해 이전에 점유된 영역에 형성되거나 증착된다(즉, 게이트 스택(323)은 희생 영역(310)을 선택적으로 식각하는 동안 형성된 공간들에 증착된다). 게이트 스택(323)을 형성 또는 증착하는 것은 현재 공지되거나 이후 개발되는 임의의 적절한 대체 금속 게이트(replacement metal gate)(RMG) 공정에 의해 수행 될 수 있다. 도시된 실시예에서, 게이트 스택(323)은 질화물들(게이트들이 접촉되는 영역들에서 제조 공정의 후속 작업들에서 제거될)과 같은 유전체 캡핑층(327)을 포함한다.
도 4a 내지 도 4h는 본 발명의 다른 실시예에 따른 나노시트 또는 나노와이어 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4a 내지 도 4h를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(400)의 제조 방법은 단결정 기판 또는 단결정 하부층(404) 상에 희생층(402)과 채널층(403)이 교대로 적층된 구조를 포함하는 초기 스택(401)을 형성하는 것과, 초기 스택(401)을 패터닝하여 나노시트 또는 나노와이어의 폭을 정의하는 것과, 더미 게이트 산화물층(405)을 포함하는 더미 구조를 형성하는 것과, 일련의 더미 게이트 전극(406)(예를 들어, 하부 비정질 또는 poy-Si 층 및 질화물과 같은 상부 유전체층을 포함하는 각각의 더미 게이트 전극 (406))을 형성하는 것과, 초기 스택(401)상의 일련의 외부 스페이서(450), 소오스 전극 및 드레인 전극을 위한 전극 리세스들(407, 408)을 형성하기 위해 초기 스택(401)의 깊은 식각 부분들을 형성하는 것과, 내부 스페이서(413, 414)를 위한 리세스(411, 412)를 형성하기 위해 각각의 희생층(410)의 대향 단부를 측면 방향으로 식각하고, 각각의 리세스(411, 412)에 내부 스페이서(413, 414)를 증착하는 것을 포함한다. 도 4a 내지 도 4e에 도시된 제조 방법은 도 3a 및 도 3e에 도시된 제조 방법과 동일하거나 실질적으로 동일 할 수 있다.
도 4f를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(400)를 형성하는 방법은 각각의 전극 리세스(407, 408)에 도전성 패시베이션층(415, 416)을 형성하는 것을 포함한다. 도시된 실시예에서, 도전성 패시베이션층(415, 416) 각각은 전극 리세스(407, 408)의 측면(417, 418)을 따라 연장되지만, 각각의 전극 리세스의 바닥에서 결정 기판(404)의 적어도 일부는 노출된다(즉, 전극 리세스(407, 408)의 바닥에서 결정 기판(404)의 일부(419, 420)는 도전성 패시베이션층(415, 416)에 의해 커버되지 않거나 실질적으로 커버되지 않는다). 도시된 실시예에서, 도전성 패시베이션층(415, 416)은 전극 리세스(407, 408)와 마주보는 채널 영역(421) 및 내부 스페이서(413, 414)의 측면을 따라 연장된다. 수평 나노시트 또는 수평 나노와이어 장치(400)가 내부 스페이서(413, 414)를 구비하는 하나 이상의 실시예에서, 도전성 패시베이션층(415, 416)은 단지 채널 영역(421)의 측면을 따라 연장될 수 있다(즉, 도전성 패시베이션층(416)은 내부 스페이서(413, 414)의 측면 상에 형성되지 않을 수 있다. 하나 이상의 실시예에서, 각각의 도전성 패시베이션층(415, 416)은 예를 들어, 약 0.2nm 내지 약 2nm와 같은 임의의 적합한 두께를 갖는 초박막 일 수 있다. 하나 이상의 실시예에서, 각각의 도전성 패시베이션층(415, 416)은 약 0.2nm 내지 약 1nm의 두께를 갖는 초박막 일 수 있다. 하나 이상의 실시예에서, 각각의 도전성 패시베이션층(415, 416)은 약 0.2nm 내지 약 0.5nm의 두께를 갖는 초박막 일 수 있다. 하나 이상의 실시예에서, 도전성 패시베이션층(415, 416)은 예를 들어 RuO2 또는 산소가 결핍된 TiO2와 같이 충분히 높은 도전성을 갖는 산화물로 제조될 수 있다. 전극 리세스들(407, 408) 내에 도전성 패시베이션층들(415, 416)을 형성하는 것은 예를 들어, 원자층 증착(ALD)과 같은 컨포말한 증착 프로세스와 같은 임의의 적합한 제조 기술 또는 프로세스에 의해 수행 될 수 있다. 또한, 하나 이상의 실시예에서, 도전성 패시베이션층(415, 416)을 형성하는 것은 기판(404)의 일부(419, 420) 상의 임의의 도전성 패시베이션 물질을 선택적으로 제거하기 위해 이방성 식각을 수행하는 것을 포함할 수 있지만, 전극 리세스(407, 408)의 측면(417, 418) 상에 도전성 패시베이션 물질을 보유한다. 식각의 이방성 성질로 인해, 도전성 패시베이션 물질은 이방성 식각을 수행하는 작업 후에 전극 리세스 (407, 408)의 측면(417, 418)에만 남는다. 하나 이상의 실시예에서, 공정은 또한 채널 영역(421)을 제외하고 전극 리세스(407, 408)의 측면(417, 418)으로부터 도전성 패시베이션층(415, 416)을 제거하거나 실질적으로 제거하는 것을 포함할 수 있다(예를 들어, 공정은 내부 스페이서(413, 414)로부터 도전성 패시베이션층(415, 416)을 선택적으로 제거하는 것을 포함 할 수 있다). 또한, 하나 이상의 실시예에서, 전극 리세스(407, 408) 내에 도전성 패시베이션층(415, 416)을 형성하는 것은 도전성 패시베이션층(415, 416)(예를 들어, 초박막)을 상대적으로 적당한 온도에서 수행하는 것을 포함할 수 있다.
하나 이상의 실시예에서, 제조 방법은 도전성 패시베이션층(415, 416)을 형성하기 전에 전극 리세스(407, 408)와 마주보는 채널 영역(421)의 일부를 측면 방향으로 리세스하는 것을 포함 할 수 있다. 상기 방법은 또한 내부 스페이서(413, 414)가 전극 리세스(407, 408)와 마주보는 일부를 리세스 하는 것을 포함하거나, 내부 스페이서(413, 414)가 형성되지 않은 경우 전극 리세스(407, 408) 내에 도전성 패시베이션층(415, 416)을 형성하기 전에 전극 리세스(407, 408)와 마주보는 희생 영역(422)의 일부를 리세스 하는 것을 포함할 수 있다. 채널 영역(421) 및 내부 스페이서(413, 414)(또는 내부 스페이서(413, 414)가 형성되지 않은 경우 희생 영역(422))를 부분적으로 함몰시키는 것은 에치-백에 의해 수행 될 수 있다. 채널 영역(421) 및 내부 스페이서(413, 414)(또는 내부 스페이서(413, 414)가 형성되지 않은 경우 희생 영역(422))를 리세스 하는 작업 후에, 도전성 패시베이션층(415, 416)은 채널 영역(421) 및 내부 스페이서(413, 414) 또는 희생 영역(422)에 형성된 리세스에 형성 될 수 있다. 채널 영역(421) 및 내부 스페이서(413, 414) 또는 희생 영역(422)은 도전성 패시베이션층(415, 416)의 원하는 두께에 따라 임의의 적절한 깊이로 측면 방향으로 리세스 될 수 있다. 채널 영역(421)만이 리세스 된(예를 들어, 내부 스페이서(413, 414) 및 희생 영역(422)이 리세스 되지 않는) 일 실시예에서, 도전성 패시베이션층(415, 416)은 채널 영역(421)의 전극 리세스(407, 408)와 마주보는 면에만 형성 될 수 있다. 채널 영역(421)과 내부 스페이서(413, 414)(또는 내부 스페이서(413, 414)가 제공되지 않는 경우 희생 영역(422))가 리세스 되는 일 실시예에서, 도전성 패시베이션층(415, 416)은 전극 리세스(407, 408)의 측면(417, 418)을 따라 전체적으로 또는 실질적으로 전체적으로 형성될 수 있다.
도 4g를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(400)를 형성하는 방법은, 상술한 도 4c에 도시된 바와 같이, 소오스 전극(423) 및 드레인 전극(424) 각각은 초기 스택(401)의 일부를 깊은 식각하여 형성된 전극 리세스(407, 408)에 에피택셜 재성장시키는 것을 포함한다. 전극 리세스(407, 408)의 측면(417, 418)을 따라 형성되는 도전성 패시베이션층(415, 416)은 소오스 전극 및 드레인 전극(423, 424)이 채널 영역(421) 및 희생 영역(422)으로부터 에피택셜 성장하는 것을 억제하거나 실질적으로 억제하도록 구성된다. 하지만, 전극 리세스(407, 408)의 하부에 있는 결정 기판(404)의 일부(419, 420)는 도전성 패시베이션층(415, 416)에 의해 커버되지 않기 때문에(즉, 결정 기판(404)이 전극 리세스(407, 408)의 바닥에서 노출된다), 소오스 전극 및 드레인 전극(423, 424)은 소오스 전극 및 드레인 전극(423, 424)을 에피택셜 재성장시키는 동안 결정 기판(404)으로부터 에피택셜하게 성장한다. 도전성 패시베이션층(415, 416)을 갖는 채널 영역(421)으로부터의 소오스 전극 및 드레인 전극(423, 424)의 성장을 억제하거나 실질적으로 억제하면서 결정 기판(404)으로부터 소오스 전극 및 드레인 전극(423, 424)을 성장시키는 것은 전체적으로 또는 실질적으로 결정 기판(404)의 격자 구조를 정합시키는 제약으로 인해 결정 기판(404)과 에피택셜 레지스트레이션 되고, 소오스 전극 및 드레인 전극(423, 424)이 채널 영역(421)의 이송 방향으로 변형되는 수평 나노시트 또는 수평 나노와이어 장치(400)를 사용하여 종래 기술의 수평 나노시트 또는 수평 나노와이어 장치와 비교하여 성능을 향상시킬 수 있다. 하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(423, 424) 각각의 부피 분율의 적어도 약 70 %가 결정 기판(404)에 레지스트레이션됨으로써 변형된다. 하나 이상의 실시예에서, 각각의 소오스 전극 및 드레인 전극(423, 424)의 부피 분율의 적어도 약 50 %가 결정 기판(404)에 레지스트레이션됨으로써 변형된다.
또한, 소오스 전극 및 드레인 전극(423, 424)을 에피택셜로 재성장시키는 것은 제한된 온도에서 수행되어 에피택셜 재성장 공정이 도전성 패시베이션층(415, 416)을 열화시키지 않도록 한다. 에피택셜 재성장 공정에 적합한 온도는 도전성 패시베이션층(415, 416)의 물질의 열적 안정성에 적어도 부분적으로 의존한다. 그렇지 않으면, 도전성 패시베이션층(415, 416)의 열화에 많은 비용이 발생될 수 있다.
하나 이상의 실시예에서, 상기 방법은 전극 리세스(407, 408) 내에 도전성 패시베이션층(415, 416)을 형성하는 것에 앞서 전극 리세스(407, 408) 내에 얇은 에피택셜층을 형성하는 것을 포함 할 수 있다.
하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(423, 424)을 에피택셜로 재성장시키는 것은 결정 기판(404) 이외의 층에 의해 성장된 소오스 전극 및 드레인 전극(423, 424)의 부분을 우선적으로 제거하는(예를 들어, 이방성 식각에 의해) 것을 포함할 수 있다(예를 들어, 채널 영역 (421)으로부터 성장된 소오스 전극 및 드레인 전극(423, 424)의 부분을 제거하기 위한 이방성 식각). 예를 들어, 하나 이상의 실시예에서, 소오스 전극 및 드레인 전극(423, 424)을 에피택셜로 재성장시키는 것은 소오스 전극 및 드레인 전극(423, 424)의 부분을 반복적으로 에피택셜 성장시키는 것을 포함할 수 있고, 도 3f 내지 도 3m에 도시된 바와 같이, 기판(404)으로부터 성장되지 않은 소오스 전극 및 드레인 전극(423, 424)의 부분을 선택적으로 제거하는 것을 포함할 수 있다.
도 4h를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(400)를 형성하는 방법은 각각의 희생 영역(422)의 나머지를 선택적으로 식각하는 것을 포함한다(즉, 이 방법은 선택적 식각에 의해 희생 영역(422) 각각의 나머지 부분을 제거하는 것을 포함한다). 희생 영역(422), 내부 스페이서(413, 414)(제공된다면) 및 채널 영역(421)을 선택적으로 식각하는 작업 후에, 손상되지 않은 채로 남는다.
계속해서 도 4h를 참조하면, 본 발명의 일 실시예에 따른 수평 나노시트 또는 수평 나노와이어 장치(400)를 형성하는 방법은, 관련 기술 분야에서 알려진 공정을 포함하며, 산화물과 같은 유전체층을 형성하고 평탄화하는 것과, 외부 스페이서들(450) 사이의 영역에서 더미 게이트 산화물층(405)을 포함하는 더미 게이트 전극(406)을 제거함으로써 게이트 공간(cavity)을 개방하는 것과, 게이트 공간 내의 희생 영역(410)을 선택적으로 제거하는(예를 들어, 선택적 식각에 의해 희생 영역(410) 각각의 나머지를 제거) 것과, 각각의 채널 영역(421)을 위한 계면층(426), 고유전율 유전체층(427) 및 금속층(428)을 포함하는 게이트 스택(425)을 형성 또는 증착하는 것을 포함한다. 게이트 스택(425)은 내부 스페이서(413, 414)(형성되는 경우) 사이 또는 소오스 전극 및 드레인 전극(423, 424)(내부 스페이서(413, 414)가 형성되지 않는 경우) 사이에서 측면 방향으로 연장되는 희생 영역(422)에 의해 이전에 점유된 영역에 형성되거나 증착된다(즉, 게이트 스택(425)은 희생 영역(422)을 선택적으로 식각하는 동안 형성된 공동들에 증착된다). 게이트 스택(425)을 형성 또는 증착하는 것은 현재 공지되거나 이후 개발되는 임의의 적절한 대체 금속 게이트(replacement metal gate)(RMG) 공정에 의해 수행 될 수 있다. 도시된 실시예에서, 게이트 스택(425)은 질화물들(게이트들이 접촉되는 영역들에서 제조 공정의 후속 작업들에서 제거될)과 같은 유전체 캡핑층(429)을 포함한다.
101: 소오스 전극 102: 드레인 전극
103: 게이트 스택 104, 105: 내부 스페이서
106: 채널 영역 107: 계면층
108: 고유전율 유전체층 109: 금속층
110: 캡핑 유전체층 120: 기판

Claims (10)

  1. 기판 상에 희생층 및 채널층이 교대로 배치된 스택을 형성하고,
    소오스 전극 및 드레인 전극을 형성하기 위한 전극 리세스를 형성하기 위해 상기 스택의 일부를 깊게 식각하고,
    각각이 상기 전극 리세스의 측면 중 적어도 하나를 따라 부분적으로 연장되고, 상기 전극 리세스의 하단부의 상기 기판의 일부는 덮지 않도록 상기 전극 리세스에 도전성 패시베이션층을 형성하고,
    상기 전극 리세스에 상기 소오스 전극 및 상기 드레인 전극을 상기 기판으로부터 에피택셜 성장시키는 것을 포함하되,
    상기 도전성 패시베이션층은 상기 소오스 전극 및 상기 드레인 전극이 상기 채널층으로부터 성장되는 것을 실질적으로 억제하는, 나노시트 또는 나노와이어 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 전극 리세스의 상기 하단부에서 상기 기판을 덮는 상기 패시베이션층의 일부를 제거하기 위해 이방성 식각을 수행하는 것을 더 포함하는, 나노시트 또는 나노와이어 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 도전성 패시베이션층을 형성하기 전에 상기 채널층을 측면 방향으로 리세스하는 것을 더 포함하는, 나노시트 또는 나노와이어 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 도전성 패시베이션층을 어닐링 또는 결정화하는 것을 더 포함하는, 나노시트 또는 나노와이어 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 희생층의 일부를 에치-백(etch-back) 하여 상기 채널층 각각의 상부 및 하부에 내부 스페이서 리세스를 형성하고,
    상기 내부 스페이서 리세스에 내부 스페이서를 형성하는 것을 더 포함하는, 나노시트 또는 나노와이어 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 도전성 패시베이션층 각각은 0.2nm 내지 2nm의 두께를 갖는, 나노시트 또는 나노와이어 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 전극 리세스에 상기 소오스 전극 및 상기 드레인 전극을 에피택셜 성장시키는 것은,
    상기 채널층으로부터 성장된 일부 및 상기 기판으로부터 성장된 일부를 반복적으로 형성하고, 상기 채널층으로부터 성장된 일부를 선택적으로 제거하기 위해 이방성 식각하는 것을 포함하는, 나노시트 또는 나노와이어 장치의 제조 방법.
  8. 제 1항에 있어서,
    공간(cavities)을 형성하기 위해 상기 희생층의 나머지 일부를 식각하고,
    상기 공간에 게이트 스택을 증착시키는 것을 더 포함하는, 나노시트 또는 나노와이어 장치의 제조 방법.
  9. 기판; 및
    상기 기판 상에 적층된 적어도 두 개의 수평 나노시트 또는 수평 나노와이어를 포함하되,
    상기 수평 나노시트 또는 상기 수평 나노와이어 각각은,
    소오스 전극과,
    드레인 전극과,
    상기 소오스 전극과 상기 드레인 전극 사이에 배치되는 게이트 스택과,
    상기 소오스 전극과 상기 드레인 전극 사이에 연장되고, 상기 게이트 스택에 의해 둘러싸이는 채널 영역을 포함하되,
    상기 소오스 전극 및 상기 드레인 전극 각각의 부피 분율의 적어도 50%는 상기 기판과의 레지스트레이션(registration)에 의해 변형되는, 수평 나노시트 또는 수평 나노와이어 장치.
  10. 제 9항에 있어서,
    상기 소오스 전극 및 상기 드레인 전극의 가장자리를 따라 적어도 부분적으로 연장되는 도전성 패시베이션층을 더 포함하고, 상기 도전성 패시베이션층은 도전성 산화물을 포함하는, 수평 나노시트 또는 수평 나노와이어 장치.
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