CN1993819A - 形成导热性改善的应变硅材料的方法 - Google Patents

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Abstract

公开了一种用于在SiGe上形成应变硅层的方法，其中SiGe层具有改善的导热性。在第一淀积步骤中，在衬底(10)上淀积Si或者Ge的第一层(41)；在第二淀积步骤中，在所述第一层上淀积另一种元素的第二层(42)；重复所述第一淀积步骤和第二淀积步骤，以形成具有多个Si层和多个Ge层(41－44)的组合SiGe层(50)。各Si层和各Ge层各自的厚度依据所希望的组合SiGe层的组成比确定。所述组合SiGe层(50)的特征在于Si和Ge的数字化合金具有优于Si和Ge的无序合金的导热性。该方法可以进一步包括在组合SiGe层(50)上淀积Si层(61)的步骤，所述组合SiGe层的特征在于是松弛的SiGe层，而所述Si层(61)是应变硅层。为了在SiGe层中获得更好的导热性，所述第一层和所述第二层的淀积可以使得每一层都基本上由单一同位素组成。

Description

形成导热性改善的应变硅材料的方法
技术领域
本发明涉及电子器件的制造，尤其涉及用于形成应变Si和SiGe合金膜的方法，其中SiGe合金膜具有改善的导热性。
背景技术
对于在高性能CMOS器件中的使用，具有拉伸应变的硅层令人感兴趣。应变硅层中得到改善的电荷载流子迁移率可以增强FET性能(更高的导通状态电流)而无需在器件中进行几何缩放。应变硅层一般是通过在松弛的硅锗(SiGe)层上生长Si层而形成的。取决于器件的应用，SiGe层既可以在体硅衬底上生长，也可以形成在绝缘层的顶部以形成绝缘体上硅锗(SGOI)晶片。松弛SiGe层上的应变硅可以被视为Si/SiGe双层结构。
不管衬底是如何制造的，在Si/SiGe双层结构中制造器件的主要障碍在于SiGe合金材料的导热性差。已经表明，这会降低在该双层结构上制造的晶体管的电学特性。由于热量不能象在纯Si的情况下那样尽快地被带走，器件沟道区中的温度上升，从而降低电荷载流子的迁移率。
一般，构成晶格的原子的质量的变化会缩短晶体内振动量子(声子，phonon)的寿命，这进而会导致导热性降低。在SiGe无序合金(random alloy)的情况下，Si和Ge原子之间的质量变化，以及Si和Ge的各种同位素之间的质量变化，都导致导热性的降低。在典型的天然Si和Ge的无序SiGe合金中，Si有三种同位素28Si、29Si和30Si，Ge有五种同位素70Ge、72Ge、73Ge、74Ge和76Ge。通过在SiGe形成时使用同位素丰富的气源，分别使Si和Ge的同位素质量变化最小化，可以改善SiGe材料的导热性。美国专利申请公开说明书2004/0004271(Fukuda等)提出了通过使用28Si和70Ge的同位素浓度均大于95％的硅烷(SiH4)和锗烷(GeH4)气体进行淀积来形成SiGe层。在该SiGe层上淀积Si层(也可以是富含同位素的)。这种技术形成应变硅在同位素质量差异小的松弛SiGe合金层、体硅衬底或者SOI衬底上的双层结构。图1和图2图示了这种技术在SOI衬底上的应用。典型的SOI衬底10具有在Si衬底1上的绝缘层2和衬底层3(图1)。在淀积工艺中使用用于形成富含同位素的Si和Ge的源气体21、22，以形成无序SiGe合金层4(图2)。同位素的富集是为了减小SiGe层的质量变化，从而提高导热性。
可以使用一种热混合工艺(如Bedell等人转让给与本申请相同的受让人的美国专利申请No.10/055,138所述)混合衬底层3与质量变化减小了的SiGe层4，以产生在绝缘体2上的松弛SiGe层5(图3)。这种结构因此可以视为松弛的绝缘体上SiGe(SGOI)衬底，在上面可以形成Si层6以提供应变硅层，如图4所示。
为了在CMOS器件中实现应变硅层的好处，需要提供SiGe合金层中的导热性得到改善的Si/SiGe双层结构。希望形成质量变化减小的松弛SiGe层，而不会增加使用用于Si和Ge的富含同位素源气体的复杂度和费用。
发明内容
本发明提供了一种在衬底上形成SiGe层的方法，其中，SiGe层具有比SiGe的无序合金更好的导热性。在该方法中，在第一淀积步骤中在衬底上淀积Si或者Ge的第一层；在第二淀积步骤中，在所述第一层上淀积另一种元素的第二层；重复所述第一淀积步骤和第二淀积步骤，以形成具有多个Si层和多个Ge层的组合SiGe层。各Si层和各Ge层各自的厚度依据所希望的组合SiGe层的组成比确定(例如，一般实现的是1∶1的比例，Si和Ge层分别为大约10埃厚，以形成Si0.5Ge0.5层)。尽管Si和Ge层有应变，但是它们足够薄，因此在其中不形成应变释放(应变消除)位错。所述组合SiGe层的特征在于Si和Ge的数字化合金(数位合金，digital alloy)具有优于Si和Ge的无序合金的导热性。这种方法可以进一步包括在组合SiGe层上淀积Si层的步骤，所述组合SiGe层的特征在于是松弛的SiGe层，而所述Si层是应变硅层。为了在SiGe层中获得更好的导热性，所述第一层和所述第二层的淀积可以使得每一层都基本上由单一同位素组成。
根据本发明的另一方面，提供了一种制造半导体器件的方法。该方法包括在衬底上形成SiGe的数字化合金层的步骤以及在SiGe的数字化合金上形成Si层的步骤。SiGe的数字化合金具有优于Si和Ge的无序合金的导热性。所述数字化合金层的特征还可以在于是松弛的SiGe层，而所述Si层是应变硅层。根据本发明的一种具体实施方式，所述数字化合金层包括多个Si和Ge的交替的亚层。这些亚层形成的厚度依据所希望的SiGe数字化合金的组成比确定。每一个亚层可以基本上由单一同位素组成。
根据本发明的另一方面，提供了一种半导体器件，其包括在衬底上的SiGe数字化合金层以及在该SiGe数字化合金上的Si层，其中，SiGe数字化合金具有优于Si和Ge的无序合金的导热性。所述数字化合金层的特征可以在于是松弛的SiGe层，而所述SiGe层上的Si层是应变硅层。所述数字化合金层包括多个交替的Si和Ge亚层。所述衬底可以是体硅衬底、在体硅衬底上生长的无序SiGe合金层，或者SOI或SGOI结构。
附图说明
图1是典型的SOI结构的示意图；
图2图解了使用富含同位素的Si和Ge源的SiGe层形成技术；
图3是通过SiGe和Si层的热混合形成的绝缘体上SiGe(SGOI)结构的示意图；
图4图解了SGOI衬底上的应变硅层；
图5是根据本发明，用于在SOI或者SGOI衬底上形成质量变化小的数字化SiGe合金层的方法的示意图；
图6图解了在图5中的SiGe合金层上淀积的应变硅层。
具体实施方式
根据本发明，在衬底(一般是体硅、在体硅上生长的SiGe、SOI或者SGOI)上形成SiGe合金层；该SiGe合金层具有比无序SiGe合金层小的质量变化，从而有更高的导热性。这是通过将SiGe层形成有序的数字化合金而不是无序合金而实现的。
图5图解了用本发明的方法形成的SiGe数字化合金。衬底10(这里图示的是具有在体衬底1上的绝缘体2和衬底层3的SGOI结构)被置于处理室中，在处理室中，可以使用Si和Ge源51、52在衬底上淀积Si或Ge层。可以使用各种淀积技术，包括超高真空CVD(UHVCVD，ultrahigh-vacuum CVD)和低温外延生长(LTE)(优选在低于650摄氏度的温度)。
在衬底上淀积Si的薄层41，在层42上淀积Ge的薄层42。淀积Si和Ge交替的层43、44等，直到达到所需的Si/Ge总厚度。根据所需的组成比调整Si和Ge层的相对厚度。例如，如果总体的SiGe层要有90％的Si，则一般Si层41和43可以分别是90埃厚而Ge层42、44可以分别是10埃厚。Si和Ge层的总数取决于所要的组合层50的厚度，该厚度从几百埃到微米级不等，取决于器件的应用。例如，如果SiGe层要有50％的Si并有500埃厚，则一般会有50个Si和Ge的10埃厚的亚层(Si、Ge各25层)。亚层的最佳厚度主要取决于以平面方式生长这些层同时使形成的缺陷最少的能力。因为Si和Ge亚层一般会有应变，所以存在这样一个厚度：超过该厚度，就会形成应变释放(应变消除)位错。对于面内晶格参数(in-plane latticeparameter)(平行于衬底表面)接近松弛Si的面内晶格参数的衬底，Ge亚层不能超过10到20埃，但是Si亚层可以达到几百埃。对于面内晶格参数接近松弛Ge的面内晶格参数的衬底，Si亚层不能超过10到20埃，但是Ge亚层可以达到几百埃。
还希望限制衬底层3(例如，如果衬底是SGOI衬底，则层3本身是SiGe层)中质量变化的效应。这可以在淀积Si/Ge亚层41、42等之前完成：通过使层3变薄(例如通过抛光)而使得层3的厚度只是层50的厚度的一小部分。在上面给出的例子中，层50是500埃厚并包括Si和Ge的各25个亚层，层3可以被减薄到50埃。
所述组合层50，包括所有的Si和Ge交替的亚层，可以被视为超晶格，更具体地是SiGe的有序合金或者说数字化合金。应当注意，由于每一亚层都只有一种元素，因此组合层中的质量变化小于无序合金层中的质量变化。因此，Si/Ge组合层50的导热性优于传统方法淀积的SiGe层。
在本实施方式中，衬底的上层3是SGOI结构中的SiGe层，第一个淀积的亚层41是Si。按照现有技术中的理解，这种方案的优点是衬底和被淀积的层之间的界面更优，具体地，Si的生长倾向于减少生长界面上的氧量，从而得到更高质量的晶体层。
或者，如果需要，首先淀积的亚层可以是Ge。如上面所注意到的，Si/Ge层50也可以形成在体硅上、体衬底上已有的SiGe层上，或者SOI衬底上。
由于由用作生长模板的衬底层3的面内晶格参数决定的晶格失配，每一个亚层42、43、44等都会有应变。例如，如果衬底层3是完全松弛的Si0.5Ge0.5层，则Si亚层会具有大约2.0％的拉伸应变，Ge亚层会具有大约2.2％的压缩应变。但是，组合层50总体上具有实际上为零的应力，并且对于形成应变硅层的目的，用作松弛SiGe层。这样，在层50上淀积的Si层61将是应变硅层(见图6)，Si/SiGe组合61、50将具有比SiGe为无序合金的Si/SiGe双层更好的导热性。
在本实施方式中，由源51、52(例如分别是SiH4和GeH4气体)供应的Si和Ge没有富集同位素。但是，可以使用富集同位素的源来在各个Si和Ge亚层中实现非常小的质量变化，从而进一步改善Si/Ge层50的导热性。
工业实用性
本发明可应用于要在SiGe合金亚层上的应变硅层中形成器件的高性能半导体器件的制造。具体地，本发明可应用于希望提高SiGe的导热性的SiGe合金的形成。
上面就具体的实施方式描述了本发明，但是从前面的说明显然可知，大量的替代方案、修改和变化对于本领域普通技术人员来说是显然的。因此，本发明应涵盖所有这些落在本发明及所附权利要求的实质范围内的替代方案、修改和变化。

Claims (17)

1.一种在衬底(10)上形成SiGe层的方法，包括以下步骤：
在第一淀积步骤中淀积Si和Ge中的一种的第一层(41)；
在第二淀积步骤中，在所述第一层上淀积Si和Ge中的另一种的第二层(42)；以及，
重复所述第一淀积步骤和第二淀积步骤，以形成具有多个Si层和多个Ge层(41-44)的组合SiGe层(50)，
其中，各Si层和各Ge层各自的厚度依据组合SiGe层(50)的所希望的组成比确定，并且，
所述组合SiGe层(50)的特征在于是具有优于Si和Ge的无序合金的导热性的Si和Ge的数字化合金。
2.如权利要求1所述的方法，其中，Si层和Ge层中的每一层的厚度使得在该层中不形成应变释放位错。
3.如权利要求1所述的方法，还包括下述步骤：
在组合SiGe层(50)上淀积Si层(61)，
其中，所述组合SiGe层(50)的特征还在于是松弛的SiGe层，而所述Si层(61)是应变硅层。
4.如权利要求1所述的方法，其中，所述衬底(10)包括绝缘体上硅(SOI)结构。
5.如权利要求1所述的方法，其中，所述衬底(10)包括绝缘体上SiGe(SGOI)结构(1、2、3)。
6.如权利要求1所述的方法，其中，所述衬底(10)包括覆盖在Si衬底(1)上的SiGe层。
7.如权利要求1所述的方法，其特征在于所述衬底(10)具有上层(3)，该方法还包括在所述第一淀积步骤之前，抛光所述上层以减小其厚度的步骤。
8.如权利要求1所述的方法，其中，所述第一层和所述第二层中的至少一个基本上由单一同位素组成。
9.一种半导体器件，包括：
在衬底(10)上的SiGe数字化合金层(50)，以及
在该SiGe数字化合金上的Si层(61)，
其特征在于所述SiGe数字化合金具有优于Si和Ge的无序合金的导热性。
10.如权利要求9所述的器件，其中，所述数字化合金层(50)的特征在于是松弛的SiGe层，而所述Si层(61)是应变硅层。
11.如权利要求9所述的器件，其特征在于所述数字化合金层(50)包括多个交替的Si和Ge亚层(41-44)。
12.如权利要求11所述的器件，其特征在于所述亚层(41-44)形成的厚度是根据SiGe数字化合金的所希望的组成比确定的。
13.如权利要求11所述的器件，其特征在于每一个亚层(41-44)的厚度使得在该层中不形成应变释放位错。
14.如权利要求11所述的器件，其特征在于每一个亚层(41-44)基本上由单一同位素组成。
15.如权利要求11所述的器件，其特征在于Si亚层(41)设置在所述衬底(10)上。
16.如权利要求9所述的器件，其特征在于所述衬底(10)包括绝缘体上硅(SOI)结构。
17.如权利要求9所述的器件，其特征在于所述衬底(10)包括绝缘体上硅锗(SGOI)结构(1、2、3)。
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