TWI377603B - Method of forming strained silicon materials with improved thermal conductivity - Google Patents
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Description
Γ377603 九、發明說明： 【發明所屬之技術領域】 本發明實施例係關於製造電子元件的方法，更特定關 於用以生成拉緊的梦層及SiGe合金層的方法，其中該SiGe 合金層具有較佳的熱傳導性。 【先前技術】
具有拉伸應力的矽層有利於用於高效能CMOS元件 中。在拉緊的石夕層中改善的電荷載子遷移率使得不需於元 件中幾何尺度化，即可提高FET效能（較高的啟動態電流 (higher on-stae current))。一拉緊的矽層典型係藉由在一 放鬆的石夕鍺（SiGe)層上生長一矽層來製造。視元件的應用 而定’該矽鍺層可生長在一塊材矽基板上或一絕緣層上覆 石夕層（SOI)晶圓之頂部。在一放鬆的矽錯層上之該拉緊的梦 層可被看作是一 Si/SiGe雙層結構。
無論該等基板是如何製造的，在製造一具有Si/SiGe 雙層結構之元件的實際難題是該SiGe合金材料之熱傳導 性不佳，已知此缺點會造成製造在該雙層結構上的電晶體 DC特性劣變。因為其無法像在純矽狀況下將熱迅速導散 開來’導致元件通道區域中的溫度上升，因而降低了電荷 載子的遷移率。 一般來說，在一晶格中組成原子的質量之變異會降低 晶體内的聲子生命期（phonon lifetime)，因而導致熱傳導性 降低。在一 SiGe隨機型合金的情況中，Si與Ge原子間及 1377603
Ge之各種同位素間質晋的辑, 心分裡无丨〗Ml的變異，都會導致熱傳導性 在具有天然Sl與Ge發生機率之典型隨機型SiGe (random SiGe all〇y)中，Si有三種同位素，分別為 、29Si及30Si，而Ge則有五種同位素分別為7〇以、 、73〜、7心及76〜。該SiGe材料之熱傳導性可藉 用虽含同位素的氣體源來生成SiGe而加以改善，該富 含同位素的氣體源可使Si與Ge各自因為同位素所致之質
量差異被降至最低。美國公開專利申請案2〇〇4/〇〇〇4271 (Fukuda等人）建議可藉由使用28Si及7〇Ge同位素濃度均 超過95°/。的矽烧（SiH4)及鍺烷（GeH4)氣體，來沉積生成一 SiGe層。一層Si層（其也可富含同位素）被沉積在此siGe 層上方。以此技術可在一塊矽基板或一 S〇i基板上獲得一 同位素質量變異被減低之雙層結構（其係由在一放鬆的
Si與 降低 合金 28Si 72Ge 由使
SiGe合金層上沉積一層拉緊的si層而組成）。第1及2圖 顯示此技術在一 SOI基板上的應用。一典型的SOI基板1〇 在Si基板1上具有絕緣層2及Si層3(第1圖）。將富含同 位素Si與Ge之氣體源21、22用於沉積製程中以生成隨機 型SiGe合金層4 (第2圖）。富含同位素的氣體可用於降低 該SiGe層中的質量變異，藉此可改善該SiGe層之熱傳導 性。 可以熱混合製程來混合Si層3與該質量變異降低的 SiGe合金層4，以產生位於絕緣層2上之放鬆的SiGe層 5(第3圖）。因此，此結構可看作是一絕緣層上覆一放鬆的 SiGe層（SG0I)基板，該S GO I基板上可生成Si層6以提供 4 1377603 一拉緊的Si層，如第4圖所示。 為了實現一拉緊的Si層在CMOS元件中的優點，需 • 提供在該SiGe合金層中具有較佳熱傳導性之Si/SiGe雙 '結構。需要在不增加使用富含同位素Si與Ge之氣體源 .複雜度與費用的情況下，能生成具有較低質量變異的放 SiGe 層。 【發明内容】 φ 本發明提供一種在一基板上形成一 SiGe層的方法， 中該SiGe層具有較一隨機型 SiGe合金層更高的熱傳 性。在此方法中，在第一沉積步驟中，於一基板上沉積 第一層的Si或Ge層；在第二沉積步驟中，於該第一層 沉積該Si或Ge之另一元素的一第二層；重複該第一及 二沉積步驟以形成一具有由複數層Si層及複數層Ge層 合而成的SiGe層。該Si層及Ge層之個別厚度係根據該 合的SiGe層之欲求的組成比（當每一層之Si層及Ge層 1 0 A厚時，典型可實現1 : 1的比例）。該組合的S i G e層 ^ 特徵為一 Si及Ge的數位合金層，其具有較該Si及Ge 隨機合金層更高的熱傳導性。本發明方法可更包括在該 合的SiGe層上沉積一 Si層的步驟；該組合的SiGe層的 徵為一放鬆的SiGe層，且該Si層為一拉緊的Si層。為 在該SiGe層中達到更高的熱傳導性，可沉積該第一及第 層，使得每一層實質上由單一種同位素組成。 依據本發明另一態樣，提供一種用來製造一半導體 要 層 之 鬆 其 導 上 第 組 組 約 之 的 組 特 了 元 5 1377603 件的方法。此方法包括以下步驟：在—基板上生成一 SiGe 之數位合金層；及在該SiGe之數位合金層上生成_ Si層。 該SiGe之數位合金層具有較該Si& Ge的隨機合金層更高 的熱傳導性。該數位合金層的特徵可為一放鬆的SiGe層， 其中之Si層為一拉緊的Si層》
依據本發明一特定實施例，該數位合金層包括複數 層、交替的Si及Ge子層。這些子層的厚度係依據該SiGe 之數位合金層中一欲求的組成比例來生成。每一層子層可 實質上由單一種同位素組成。
依據本發明更進一步態樣提供一半導體元件，其包括 位於一基板上之一 SiGe之數位合金層及位於該siGe之數 位合金層上之一 Si層’其中該SiGe之數位合金層具有較 該Si及Ge的隨機合金層更高的熱傳導性。該數位合金層 的特徵可為一放鬆的SiGe層’且其中位於該SiGe層上之 Si層可為一拉緊的Si層。該數位合金層包括複數層、交 替的Si及Ge子層。該基板可以是一塊矽基板，或一 SOI 或SG0I基板》 【實施方式】 依據本發明，在一基板（典型為塊矽、SOI或S GO I)上 生成一層SiGe合金層；該SiGe合金層具有較低的質量變 異，因此具有較一層隨機SiGe合金層更高的熱傳導性。此 係藉由將該SiGe層生成為一具有順序的數位合金而達成 的（相對於一隨機合金層而言）。 6 Γ377603
第5圖示出一由本發明方法所生成 層。將基板10 (在此所示為一 SOI結構 具有絕緣層2及Si層3)置於一處理室 源51、52在該基板上沉積出多層之Sii 種沉積技術來進行沉積，包括超高真空 低溫磊晶（LTE)，較佳是在低於650°C的 在該基板上沉積薄層的Si層41， 積薄層的Ge層42。交互沉積多層之Si 到達到一欲求的Si/Ge總厚度。如果欲 例為1 : 1，則每一 Si或Ge層厚度典型 欲求組成比例來調整該S i或G e層的相 如果SiGe層整體厚度需為90%之Si，I 厚度可調整為90A，而層42、44之鍺層 Si或Ge層的總數量視組合層5 0的欲求 數百A到數微米不等，視元件應用而定 該SiGe層需為50%之Si且層厚度需為 形成50層之Si及Ge層（Si層及Ge層 度則各為1 0A。 也想要限制基板層3 (舉例來說，如 則層3本身將成為一 SiGe層）中的質量 藉由在沉積該Si/Ge子層41、42等之負 如，藉由研磨），使得層3的厚度只為肩 來達成。在此實施例中，層50的厚度女 且包括Si及Ge層之子層各25層，層3厚 的一 SiGe數位合金 ，其在塊基板1上 中，並以Si及Ge ^Ge層。可使用多 CVD (UHVCVD)及 溫度下進行。 並在S i層41上沉 或Ge層43、44直 求的Si/Ge組成比 約為1 0 A。可依據 對厚度。舉例來說， 丨層4 1、4 3之石夕層 厚度則仍為1 0 A。 .厚度而定，其可從 。舉例來說，如果 5 0 0 A，則典型可 各為25層），其厚 1果基板是SG0I， 變異之影響。此可 ί，讓層3變薄（例 ^ 50的極小部分， α上給定為500 A， •度可變薄為50 A。 7 1377603 該组合層50，包括所有交替的Si及Ge之子層，可被 視為一超晶格，且更特定可被視為一具有順序的SiGe合金 或SiGe數位合金。 須知'，因每一子層僅有一種元素存在，在該组合層中 的質量變異將小於一隨機合金層中的質量變異。因此， Si/Ge組合層50的熱傳導性將大於以習知方法沉積的SiGe 層。
在此實施例中，該基板之上方層3是一位於一 SOI結 構中的Si層，且該首先沉積的子層41也是一 Si層。習知 技藝者將能了解，此種排列具有可在基板及沉積層間提供 一同型磊晶介面之優點，詳言之，矽的生長傾向降低在生 長介面的氧，使得可獲得更高品質的結晶層。 或者，如果需要的話，該首先沉積的子層也可以是一 Ge層。如上述，Si/Ge層50也可被生成在一塊矽基板上或 一 SG0I基板上。
該子層42、43、44等之每一子層，因為與其下方鄰接 的子層間晶格不匹配之故，因此係處於應力下。但是，組 合層50整體有效應力為0，且為了生成一拉緊的矽層，為 一放鬆的SiGe層。因此，沉積在層50上的一層夕層61 將是一層拉緊的矽層（參見第6圖），且該Si/SiGe組合61、 50將較一 SiGe雙層（其中SiGe為一隨機合金）具有更高的 熱傳導性。 在此實施例中，Si及Ge係由本身並非富含同位素之 氣體源5 1、52 (例如，分別是SiH4及GeH4氣體）所供給。 8 1377603 但是，也可使用富含同位素之氣體源來達到個別S i及G e 子層中質量變異非常低的目的，因此可更改善Si/Ge層50 之熱傳導性。 雖然本發明已用特定實施例來描述，但對熟習此技藝 者而言，根據上述，眾多替代選擇、修改及變異為明顯可 見的。因此，本發明意圖涵蓋落在本發明之範疇與精神及 以下的申請專利範圍所界定的範圍内之所有如此的替代選 擇、修改及變異。
【圖式簡單說明】 第1圖為圖示一典型SOI基板之示意圖。 第2圖圖示使用富含同位素的Si及Ge氣體源技術來 生成SiGe層。 第3圖為圖示藉由熱混合SiGe及Si層而生成一絕緣 層上覆SiGe層（SG0I)的結構之示意圖。 第4圖圖示在一 SG0I基板上的一拉緊的Si層。
第5圖圖示依據本發明在一 SOI或SGOI基板上形成 一低質量變異數位SiGe合金層的方法。 第6圖圖示沉積在第5圖之SiGe合金層上的一拉緊的 Si層。 【主要元件符號說明】 1 Si基板 2 絕緣層 9 1377603
3 、 6 、 41 、 43 、 61 4 5 10 21 > 22 42、44 50 5 1 52
Si層 隨機型SiGe合金層 放鬆的SiGe層 SOI基板 氣體源 Ge層 組合層 Si源 Ge源
10
Claims (1)
1377603 丨。(年（月f日修(更)正本 十、申請專利範圍： 1. 一種在一基板上生成一 SiGe層的方法，該方法包含 以下步驟： 在第一沉積步驟中，在該基板上沉積Si與Ge其中之一 的一第一層； 在第二沉積步驟中，於該第一層上沉積Si與Ge其中之 另一的一第二層；以及 重複該第一沉積步驟及該第二沉積步驟，以形成一組合 的SiGe層，該組合的SiGe層具有複數層Si層及複數層 Ge層， 其中該等 Si層及 Ge層之個別厚度係依據該組合的 SiGe層之欲求的組成比來定，該基板為一絕緣層上覆矽鍺 層（SGOI)結構，且該組合的SiGe層的特徵為一 Si及Ge 之數位合金層，該Si及Ge之數位合金層之熱傳導性較一 Si及Ge之隨機合金層之熱傳導性更高。
2.如申請專利範圍第1項所述之方法，其中該等Ge 層之一層或多層的厚度約為1〇Α。 3.如申請專利範圍第1項所述之方法，更包含以下步 驟： 在該組合的SiGe層上沉積一層Si層； 其中該組合的SiGe層之特徵更為一放鬆的SiGe層，且 11 Γ377603 該Si層為一拉緊的Si層。 4. 如申請專利範圍第1項所述之方法，其中該基板具 有一上方層，該方法更包含在該第一沉積步驟之前，研磨 該上方層以降低其之厚度的步驟。 5. 如申請專利範圍第1項所述之方法，其中該第一層 及該第二層其中之至少一層實質上由單一種同位素所組
成0 6. 一種製造一半導體元件的方法，包含下列步驟： 在一基板上形成一層之SiGe數位合金層；及 在該SiGe數位合金層上方形成一 Si層； 其中該基板為一絕緣層上覆矽鍺層（SGOI)結構，且該 SiGe數位合金層的熱傳導性高於一 Si及Ge之隨機合金層 之熱傳導性。
7.如申請專利範圍第6項所述之方法，其中該數位合 金層的特徵為一放鬆的SiGe層，且該Si層為一拉緊的Si 層。 8.如申請專利範圍第6項所述之方法，其中該數位合 金層包括複數層交替的Si及Ge之子層。 12 Γ377603 9. 如申請專利範圍第8項所述之方法，其中該等子層 的厚度係依據該 SiGe數位合金層之一欲求组成比例來生 成。 10.如申請專利範圍第8項所述之方法，其中該等子層 之一層或多層實質上由單一種同位素所组成。
11. 一種半導體元件，包含： 一層SiGe之數位合金層，其位於一基板上；及 一 Si層，其位於該SiGe數位合金層上； 其中該基板為一絕緣層上覆矽鍺層（SGOI)結構，且該 SiGe數位合金層的熱傳導性高於一 Si及Ge之隨機合金層 的熱傳導性。
12.如申請專利範圍第11項所述之元件，其中該數位合 金層的特徵為一放鬆的SiGe層，且該Si層為一拉緊的Si 層。 1 3.如申請專利範圍第1 1項所述之元件，其中該數位合 金層包括複數層交替的Si及Ge之子層。 14.如申請專利範圍第13項所述之元件，其中該等子層 13 Γ377603 組成比例來生 的厚度係依據該 SiGe數位合金層之一欲 成0 ，其中該等子層 15.如申請專利範圍第13項所述之元件 之一層或多層實質上由單一種同位素所組居
16.如申請專利範圍第13項所述之元件 之一層或多層的厚度約為10A。 ，其中該等鍺層 ，其中一矽的子 1 7 ·如申請專利範圍第1 3項所述之元件 層係位在該基板上。
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