KR20070042987A - 향상된 열 전도도를 갖는 변형 실리콘 재료를 형성시키는방법 - Google Patents

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Abstract

SiGe 상의 변형 Si 층을 형성시키는 방법으로, SiGe 층은 향상된 열 전도도를 가진다. 제 1 증착 단계로 Si 또는 Ge의 제 1 층(41)이 기판(10) 상에 증착되고; 제 2 증착 단계로 제 1 층 상에 다른 요소의 제 2 층(42)이 증착되며; 복수의 Si 층 및 복수의 Ge 층(41-44)을 가지는 결합된 SiGe 층(50)을 형성시키기 위해 제 1 및 제 2 증착 단계는 되풀이된다. Si 층 및 Ge 층의 각각의 두께는 결합된 SiGe 층의 바람직한 구성 비율에 따른다. 결합 SiGe 층(50)은 랜덤 Si 및 Ge 합금의 열전도도보다 더 큰 열전도도를 가지는 Si 및 Ge 디지털 합금이다. 이 방법은 결합 SiGe 층(50) 상에 Si 층(61)을 증착시키는 단계를 더 포함할 수 있고; 결합 SiGe 층은 완화된 SiGe 층이며, Si 층(61)은 변형 Si 층이다. SiGe 층의 훨씬 더 큰 열전도도를 위해서, 제 1 및 제 2 층 각각이 필수적으로 단일 동위원소로 구성되어서 증착될 수 있다.
변형 Si 층, 향상된 열전도도, Si 및 Ge 디지털 합금, 단일 동위원소, 결합 SiGe 층

Description

향상된 열 전도도를 갖는 변형 실리콘 재료를 형성시키는 방법{Method of Forming Strained Silicon Materials With Improved Thermal Conductivity}
본 발명은 전자 소자의 제조와 관련된 것으로서, 보다 구체적으로 변형(strained) 실리콘(Si) 및 실리콘 게르마늄(SiGe) 합금 박막을 형성시키는 공정에 관련되며, 여기서 실리콘 게르마늄 합금은 향상된 열 전도도를 갖는다.
인장 변형(tensile strain) 성질을 갖는 실리콘 층은, 고성능 CMOS 소자에서의 사용에 있어서 주요 관심 사항이다. 변형 Si 층(strained silicon layer)에서의 향상된 전하 캐리어 이동도(mobility)는, 소자에서 기하학적 스케일링(geometric scaling)을 필요로 하지 않고도, 증강된 FET 성능(보다 높은 온-스테이트(on-state) 전류)을 가능하게 한다. 변형 실리콘 층은 통상적으로, 완화된(relaxed) 실리콘 게르마늄(SiGe) 층 상에 실리콘 층을 성장(growing)시켜 형성된다. 소자 어플리케이션에 따라, SiGe 층은 실리콘-게르마늄-온-인슐레이터(SGOI, silicon-germanium-on-insulator) 웨이퍼를 생성하기 위해 절연층의 상단부에 형성되거나 벌크 Si 기판 상에 성장될 수 있다.
이러한 기판이 어떻게 제작되었는지 관계없이, Si/SiGe 2층(bilayer) 구조의 소자 제조에 있어 실질적인 장애는, SiGe 합금 재료의 미약한 열전도도이다. 이것은 2층 구조 상에 제작된 트랜지스터의 전기적 특성을 떨어뜨리는 것으로 알려졌다. 열은 순수한 Si의 경우에서만큼 빠르게 이동할 수 없기 때문에, 소자의 채널 영역에서의 온도는 증가하고, 따라서 전하 캐리어의 이동도를 감소시킨다.
일반적으로, 격자내의 구성 원자 질량의 변화는 결정(crystal)내의 포논(phonon)의 수명을 감소시키며, 이를 통해 이번에는 열 전도도를 감소시킨다. SiGe 랜덤 합금(random alloy)의 경우, 다양한 Si와 Ge 동위원소 사이 및 Si와 Ge간의 질량 변화는, 열 전도도의 감소를 가져온다. 자연발생하는 Si 및 Ge로 이루어진 통상적인 랜덤 SiGe 합금에 있어서, Si는 3개의 동위원소, 28Si, 29Si, 30Si를 가지며, Ge는 5개의 동위원소 70Ge, 72Ge, 73Ge, 74Ge 및 76Ge를 가진다. SiGe 재료의 열전도도는, SiGe 형성에 있어 동위원소로 농축된(isotopically enriched) 가스 소스를 사용하여 향상될 수 있으며, 이는 Si 및 Ge 각각의 동위원소 질량 변화를 최소화한다. 미국 공개 특허 번호 2004/0004271(후쿠다 외)은, SiGe 층이 28Si 및 70Ge의 동위원소 농도가 각각 95%를 초과하는 실란(silane, SiH4) 및 게르만(germane, GeH4) 가스를 사용한 증착(deposition)으로 형성되는 것을 제안했다. Si 층(역시 동위원소로 농축될 수 있는)은 이러한 SiGe 층 상에 증착된다. 이 기술은, 동위원소 질량 변화가 줄어든 완화된 SiGe 합금 층 상, 벌크 Si 기판 또는 SOI 기판 상에, 변형 Si의 2층의 구조를 도출한다. 도 1 및 2는 SOI 기판 상에서의 이 기술의 어플리케이션을 보여준다. 통상적인 SOI 기판(10)은 Si 기판(1)상에 절연 층(2) 및 기판 층(3)을 가진다(도 1). 동위원소로 농축된 Si 및 Ge 소스 가스(21, 22)는, 랜덤 SiGe 합금 층(4; 도 2)을 형성시키는 증착과정에 사용된다. 동위원소로의 농축은 SiGe 층의 질량 변화를 낮추고, 이에 따라 SiGe의 열전도도를 향상시킨다.
열 혼합 공정(본 발명의 양수인에 양도된, Bedell 등의 미국 출원 번호 10/055,138에 기술되어 있는 바와 같이)은 기판 층(3)과 감소된 질량 변화(reduced-mass-variance) SiGe 층(4)을 결합시키는데 사용되어, 절연체(2) 상에 완화된 SiGe 층(5)을 제작한다(도 3). 이 구조체는 완화된 SiGe-온-인슐레이터(SGOI) 기판으로 고려되며, 이 위에 Si 층(6)이 형성되어 도 4에 보이는 바와 같은 변형 Si 층을 마련한다.
CMOS 소자에 있어 변형 Si 층의 이점을 실현하기 위해서는 SiGe 합금 층에 있어 향상된 열전도도의 SiGe 합금 층을 가진 Si/SiGe 2층 구조체를 마련하는 것이 필요하다. 동위원소로 농축된 Si 및 Ge 소스 가스를 사용함에 따른 부가적인 복잡도(complexity) 및 비용 없이, 감소된 질량 변화를 갖는 완화된 SiGe 층을 형성시키는 것이 바람직하다.
본 발명은 기판 상에 SiGe 층을 형성시키는 방법을 제공하며, SiGe 층은 랜덤 SiGe 합금의 열전도도보다 더 큰 열전도도를 갖는다. 상기 방법에서, Si 또는 Ge의 제 1 층은 제 1 증착 단계로 기판 상에 증착되고; 다른 요소의 제 2 층은 제 2 증착 단계로서 제 1 층 상에 증착되고; 제 1 및 제 2 증착 단계는 반복되어 복수의 Si 층 및 복수의 Ge 층을 갖는 결합(combined) SiGe 층을 형성시킨다. Si 층 및 Ge 층의 각각의 두께는, 결합 SiGe 층의 바람직한 구성 비율에 따른다(예를 들어, 1:1 비율은 통상적으로 Si 및 Ge 각각 10Å의 두께로 Si0 .5Ge0 .5 층을 형성시켜서 이루어진다). Si 및 Ge 층이 변형되더라도, 이들은 충분히 얇아서 변형 완화 디스로케이션(strain relieving dislocation)은 여기서 형성되지 않는다. 결합 SiGe 층은, Si 및 Ge 랜덤 합금의 열전도도보다 더 큰 열전도도를 갖는 Si 및 Ge 디지털 합금이 된다. 이 방법은 결합 SiGe 층에 Si 층을 증착시키는 단계를 더 포함할 수 있으며; 상기 결합 SiGe 층은 완화된 SiGe 층이 되고, 상기 Si 층은 변형 Si 층이 된다. SiGe층이 훨씬 더 큰 열전도도를 갖기 위해서, 제 1 층 및 제 2 층 각각이 본질적으로 단일 동위원소로 구성되어 증착될 수 있다.
본 발명의 또 다른 특징에 따라, 반도체 소자를 제조하는 방법이 제공된다. 이 방법은, 기판 상에 SiGe 디지털 합금 층을 형성시키는 단계 및 SiGe 디지털 합금 층 상에 Si 층을 형성시키는 단계를 포함한다. SiGe 디지털 합금은 Si 및 Ge 랜덤 합금의 열전도도보다 더 큰 열전도도를 갖는다. 디지털 합금 층은 완화된 SiGe 층이 되고, Si 층은 변형 Si 층이 된다. 본 발명의 특정 실시예에 따라, 디지털 합금 층은 복수의 Si 및 Ge 교대 서브층(sublayer)을 포함한다. 이 하부층은 SiGe 디지털 합금의 바람직한 구성 비율에 따른 두께로 형성된다. 각 하부층은 본질적으로 단일 동위원소로 구성될 수 있다.
본 발명의 후속 특징에 따라, 기판 상의 SiGe 디지털 합금 층 및 SiGe 디지털 합금 층 상의 Si 층을 포함하는 반도체 소자가 고려되며, 상기 SiGe 디지털 합금 층은 Si 및 Ge 랜덤 합금 층의 열전도도보다 더 큰 열전도도를 갖는다. 디지털 합금 층은 완화된 SiGe 층이 되고, SiGe 층 상의 Si 층은 변형 Si 층이 된다. 디지털 합금 층은 복수의 Si 및 Ge 교대 서브층을 포함한다. 기판은 벌크(bulk) Si 기판, 벌크 Si 기판상에 성장된 랜덤 SiGe 합금 층, SOI 또는 SGOI 구조체가 될 수 있다.
도 1은 통상적인 SOI 기판의 개략도.
도 2는 동위원소로 농축된 Si 및 Ge 소스를 사용한 SiGe 층 형성 기술을 도시한 도면.
도 3은 SiGe 및 Si 층을 열 혼합시켜 형성된 SiGe-온-인슐레이터(SGOI) 구조체의 개략도.
도 4는 SGOI 기판 상의 변형 Si 층을 도시한 도면.
도 5는 본 발명에 따른, SOI 또는 SGOI 기판 상의 저-질량-변화(low-mass-variance) 디지털 SiGe 합금 층 형성 공정의 개략도.
도 6은 도 5의 SiGe 합금 층 상에 증착된 변형 Si 층을 도시한 도면.
본 발명의 일 실시예에서, SiGe 합금 층은 기판(통상적으로 벌크 Si, 벌크 Si 상에 성장된 SiGe, SOI 또는 SGOI)상에 형성된다; SiGe 합 금층은 감소된 질량 변화를 가지며, 따라서 랜덤 SiGe 합금 층보다 더 높은 열전도도를 갖는다. 이는 랜덤 합금과는 상반되게 정돈된(ordered) 디지털 합금으로 SiGe 층을 형성시켜서 이루어진다.
도 5는 본 발명의 실시예에 따른 공정에 의해 형성된 SiGe 디지털 합금을 도시한다. 기판(10)(여기서는 벌크 기판(1) 상에 전열체(2) 및 기판 층(3)을 갖는 SGOI 구조로 표시됨)은 프로세싱 챔버(processing chamber)에 놓여지고 거기에서 Si 층 및 Ge 층 중 하나가 Si 및 Ge 소스(51, 52)를 이용하여 기판 상에 증착된다. 초고-진공 CVD(untrahigh-vacuum CVH, UHVCVD)나 저온 에피택시(low temperature epitaxy, LTE)를 포함하는 다양한 증착 기술이 사용될 수 있는데 650℃미만의 온도가 바람직하다.
Si 박막 층(41)은 기판상에 증착되고, Ge 박막 층(42)은 층(41)상에 증착된다. Si 및 Ge의 교대 층(43,44 등)은, 원하는 전체 Si/Ge 두께에 도달할때까지 증착된다. Si 및 Ge 층의 상대적 두께는 원하는 구성 비율에 따라 조정된다. 예를 들어, 전체 SiGe층이 90%의 Si가 되려면, Si 층(41, 43)은 각각 통상적으로 90Å 두께가 되며, Ge 층(42, 44)은 각각 10Å 두께가 된다. Si 및 Ge 층의 전체 개수는 결합 층(50)의 원하는 두께에 의존하며, 이 두께는 소자 어플리케이션에 따라, 수백Å에서 1 마이크론 정도까지 변화할 수 있다. 예를 들어, SiGe 층이 50% Si이고 500Å 두께라면, 통상적으로 10Å두께의 Si 및 Ge(각각 25개)의 50개의 서브층으로 구성된다. 서브층의 최적 두께는, 결함 형성을 최소화하면서 평평하게 서브층을 성장시키는 능력에 주로 달려있다. Si 및 Ge 서브층은 통상적으로 변형될 것이기 때문에, 그 이상이 되면 변형 완화 디스로케이션이 형성되는 범위를 넘어선 두께가 존재할 것이다. 완화된 Si의 파라미터의 것에 가까운 면상 격자 파라미터(in-plane lattice parameter)를 갖는 기판에 있어, Ge 서브층은 10에서 20Å을 넘지 않아야 하지만, Si 서브층은 수백 Å까지도 가능하다. 완화된 Ge의 파라미터의 것에 가까운 면상 격자 파라미터를 갖는 기판에 있어, Si 서브층은 10에서 20Å을 넘지 않아야 하지만, Ge 서브층은 수백 Å까지 가능할 수 있다.
기판 층(3)의 질량 변화의 영향을 줄이는 것 역시 바람직하다(예를 들어, 기판이 SGOI이면 층(3)은 그 자체로 SiGe 층이다). 이는 Si/Ge 서브층(41, 42등)의 증착 전에, 층(3)을 얇게 하여(예를 들어, 연마(polishing)등에 의해) 층(3)의 두께가 단지 층(50)의 작은 부분이 되게 함으로써 이루어진다. 상기 기재된 예에서, 층(50)은 500Å의 두께이고 Si 및 Ge 각각의 25개 서브층을 포함하며, 층(3)은 50Å까지 얇아질 수 있다.
Si 및 Ge의 모든 교대 서브층을 포함하는 결합 층(50)은, 초격자(superlattice)로 고려될 수 있으며, 보다 구체적으로 정돈된(ordered) 합금 또는 SiGe 디지털 합금으로 고려될 수 있다. 각각의 서브층은 단지 하나의 요소만을 갖기 때문에, 결합 층에서의 질량 변화는 랜덤 합금 층에서보다 적다는 점에 주목 해야 한다. 따라서, Si/Ge 결합층(50)의 열전도도는 통상적으로 증착된 SiGe 층의 경우보다 더 크다.
본 실시예에서, SGOI 구조에서 기판의 상부 층(3)은 SiGe 층이고, 제 1 증착 서브층(41)은 Si 이다. 본 기술에서 이해되는 바와 같이, 이러한 배치는 기판 및 증착 층(deposited layer) 간의 바람직한 계면(interface) 측면에서 장점을 제공한다; 구체적으로, 실리콘 성장(growth)은 성장 계면에서의 산소의 양을 줄이는 경향이 있어, 보다 높은 질의 결정 층을 가능하게 한다.
다른 방안으로서, 원한다면 제 1 증착 서브층은 Ge로 구성될 수 있다. 앞서 설명한 바와 같이, Si/Ge 층(50)은 또한 벌크 Si, 벌크 기판 상의 기존 SiGe 층, 또는 SOI 기판 상에 형성될 수 있다.
서브층 42, 43, 44 등 각각은, 성장 형판(growth template) 역할을 하는 기판 층(3)의 면상 격자 파라미터에 의해 결정되는 격자 부정합(mismatch) 때문에 변형될 것이다. 예를 들어, 기판 층(3)이 완전히 완화된 Si0 .5Ge0 .5 층이면, Si 서브층은 2.0%의 인장 변형(tensile strain)을 가질 것이며, Ge 서브층은 2.2%의 압축 변형(compressive strain)을 가질 것이다. 그러나, 결합층(50)은 전체로서 유효하게 제로 스트레스(zero stress)를 가지며, 변형 Si 층 형성을 목적으로 완화된 SiGe 층으로서 기능을 한다. 층(50) 상에 증착된 Si 층(61)은 변형 Si 층이 될 것이고(도 6을 참조), Si/SiGe 결합(61,50)은 SiGe가 랜덤 합금인 Si/SiGe 2 층보다 더 높은 열전도도를 가질 것이다.
본 실시예에서, 소스(51, 52)(예를 들어, 각각 SiH4 및 GeH4 가스)에 의해 전달되는 Si 및 Ge 는 동위원소로 농축되어 있지는 않다. 그러나, 개별 Si 및 Ge 서브층에서 매우 작은 질량 변화를 얻기 위해 동위원소로 농축된 소스가 사용될 수 있으며, 이에 따라 Si/Ge 층(50)의 열전도도를 더욱 향상시킨다.
본 발명은 고성능 반도체 소자의 제조에 적용되는데, 이 소자는 SiGe 합금 서브층 상에 위치하는 변형 Si 층의 형태로 형성된다. 특히, 본 발명은 SiGe의 열전도도의 향상이 요구되는 SiGe 합금 형성에 적용된다.
본 발명은 특정 실시예에 의해 기술되어 있지만, 당업자라면 전술한 설명을 통해 다양한 대안, 수정 및 변경이 이루어질 수 있음을 명백하게 이해할 것이다. 따라서, 발명 및 다음 청구항의 범주 및 사상을 벗어나지 않는 범위 내에서, 본 발명은 모든 대안, 수정 및 변경을 포함하도록 되어 있다.

Claims (10)

  1. 기판(10)상에 SiGe 층을 형성하는 방법으로서,
    제 1 증착 단계로 상기 기판(10) 상에 Si 및 Ge 중 하나의 제 1 층(41)을 증착하는 단계;
    제 2 증착 단계로 상기 제 1 층 상에 Si 및 Ge 중 다른 하나의 제 2 층(42)을 증착하는 단계;
    복수의 Si 층 및 복수의 Ge 층(41-44)을 갖는 결합 SiGe 층(50)을 형성시키기 위해 상기 제 1 증착 단계 및 제 2 증착 단계를 되풀이하는 단계
    를 포함하고,
    상기 Si 층 및 Ge 층의 각각의 두께는 상기 결합 SiGe 층(50)의 바람직한 구성 비율에 따르며; 상기 판(10)은 실리콘-온-인슐레이터(SOI) 구조 또는 SiGe-온-인슐레이터(SGOI) 구조이고; 상기 결합 SiGe 층(50)은 Si 및 Ge 랜덤 합금의 열전도도보다 큰 열전도도를 가지는 Si 및 Ge 디지털 합금인, SiGe 층 형성 방법.
  2. 제1항에 있어서,
    상기 Si 층 및 Ge 층 중 하나 이상은 변형 경감 디스로케이션(strain relieving dislocation)이 형성되지 않는 두께를 갖는, 방법.
  3. 제1항에 있어서,
    결합 SiGe 층(50) 상에 Si 층(61)을 증착시키는 단계를 더 포함하고, 상기 결합 SiGe 층(50)은 완화된(relaxed) SiGe 층이고, 상기 Si 층(61)은 변형(strained) Si 층인 방법.
  4. 제1항에 있어서,
    상기 기판(10)은 Si 기판(1) 상에 놓이는 SiGe 층을 포함하는 방법.
  5. 제1항에 있어서,
    상기 기판(10)은 상부 층(3)을 가지며, 상기 제 1 증착 단계 전에, 상기 상부층의 두께를 줄이기 위해 상기 상부 층(3)을 연마하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서,
    제 1 층 및 제 2 층 중 적어도 하나는 단일 동위원소로 구성되는 방법.
  7. 기판(10) 상에 SiGe 디지털 합금 층(50); 및
    상기 SiGe 디지털 합금 층 상의 Si 층(61)
    을 포함하고,
    상기 기판은 실리콘-온-인슐레이터(SOI) 구조 또는 SiGe-온-인슐레이터(SGOI) 구조이고, 상기 SiGe 디지털 합금은 Si 및 Ge 랜덤 합금의 열전도도보다 더 큰 열전도도를 가지는 반도체 소자.
  8. 제7항에 있어서,
    상기 디지털 합금 층(50)은 완화된 SiGe 층이고, 상기 Si 층(61)은 변형 Si 층인 반도체 소자.
  9. 제7항에 있어서,
    상기 디지털 합금 층(50)은 Si 및 Ge로 교대하는 복수의 서브층(41-44)을 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 서브층(41-44)은 SiGe 디지털 합금의 바람직한 구성 비율에 따른 두께로 형성되는 반도체 소자.
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