KR20060080555A - 실리콘-게르마늄층을 가진 반도체 웨이퍼 및 그 제조 방법 - Google Patents

실리콘-게르마늄층을 가진 반도체 웨이퍼 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 단결정 실리콘층 및 상기 실리콘층에 인접하고 두께가 d이며 조성이 Si1 - xGex인 실리콘-게르마늄층을 포함하고, 상기 식에서 x는 게르마늄의 비율을 나타내고, x에 대해 0＜x≤1인 조건이 적용되고, x는 상기 단결정 실리콘층으로부터의 거리 a가 증가함에 따라 증가되는 값을 가지며, 상기 그레이디드(graded) 실리콘-게르마늄층의 표면에서의 게르마늄의 비율 x(d)과, 상기 단결정 실리콘층과 상기 그레이디드 실리콘-게르마늄층의 표면 사이의 거리의 중앙에서의 게르마늄의 비율 x(d/2) 사이의 관계가 x(d/2)＞0.5ㆍx(d)를 만족시키는 반도체 웨이퍼에 관한 것이다.
본 발명의 대상은 또한, 반도체 웨이퍼의 층이 기판 웨이퍼에 전사되는, 반도체 웨이퍼의 추가 처리 방법 및 그러한 방법으로 제조되는 반도체 웨이퍼이다.
반도체 웨이퍼, 단결정 실리콘층, 실리콘-게르마늄층, 전위 밀도, 농도 프로파일

Description

실리콘-게르마늄층을 가진 반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER HAVING A SILICON-GERMANIUM LAYER, AND A METHOD FOR ITS PRODUCTION}
도 1 내지 도 4는 그레이디드 중간층에서의 여러 가지 농도 프로파일을 나타내는 도표이다. 각각의 도면에서, 게르마늄의 비율 x를 단결정 실리콘층으로부터의 거리 a에 대해 나타내었다.
도 1은 단결정 실리콘층으로부터의 거리 a가 증가함에 따라 감소되는 구배(gradient)를 가진 게르마늄의 비율 x에 대한 본 발명에 따른 프로파일의 일 실시예를 나타내는 것으로, 상기 프로파일은 연속형 미분이 가능한 함수로 설명될 수 있다.
도 2는 단결정 실리콘층으로부터의 거리 a가 증가함에 따라 감소되는 구배를 가진 게르마늄의 비율 x에 대한 본 발명에 따른 프로파일의 일 실시예를 나타내는 것으로, 상기 프로파일은 연속형으로 미분될 수 없는 스텝 함수로 설명될 수 있으며, 각각의 층은 일정한 두께를 가지고 각 스텝의 높이는 한 층씩 갈수록 감소된다.
도 3은 농도가 증가함에 따라 감소되는 구배를 가진 게르마늄의 비율 x에 대한 연속적 변동의 실시예를 나타내는 것으로, 증가되는 농도 프로파일은 게르마늄 농도가 상대적으로 낮은 2개의 얇은 층(1)에 의해 방해받는다.
도 4는 도 2에서의 계단형 프로파일과 유사한 실시예를 나타내는 것으로, 여기서는 그레이디드 실리콘-게르마늄층에 부가적 버퍼층(2)이 일체화되어 있다.
본 발명은 단결정 실리콘층 및 단결정 실리콘층에 인접한 실리콘-게르마늄층을 포함하는 반도체 웨이퍼로서, 표면으로 갈수록 게르마늄의 비율이 증가되는 반도체 웨이퍼에 관한 것이며, 또한 그러한 반도체 웨이퍼의 제조 방법에 관한 것이다. 본 발명의 대상은 또한, 반도체 웨이퍼의 층이 기판 웨이퍼에 전사되는, 반도체 웨이퍼의 추가 처리 방법 및 그러한 방법으로 제조되는 반도체 웨이퍼이다.
이완된 실리콘-게르마늄층을 제조하는 공지된 방법에서, 실리콘과 실리콘-게르마늄 사이의 격자 정합(lattice matching)은 우선 첫째로 게르마늄 함량이 증가되는 실리콘-게르마늄층을 증착함으로써 달성된다(이하의 텍스트에서 "그레이디드 실리콘-게르마늄층(graded silicon-germanium layer)"이라 칭함). 종래 기술에서 게르마늄 농도의 프로파일은 "선형(linear)"이거나 "계단형(stepped)" 중 어느 하나이다. 여기에 뒤따르며 일정한 게르마늄 비율을 가진 실리콘-게르마늄층은 실리콘-게르마늄층 상의 기계적 응력(stress)을 감소시키는 데에 이용된다. 이 방법에서 발생되는 표면 조도(roughness)는 선택적으로 계속된 및/또는 중간 연마 단계에 의해 감소될 수 있다.
예를 들어 미국특허 제6,593,625호, 또는 제6,107,653호와 같은 종래 기술에 따르면, 그레이디드 중간층에 있는 게르마늄의 비율에 대한 프로파일은 "선형" 또는 "계단형"으로 기술되어 있다. 이들 그레이디드 실리콘-게르마늄층은 그 표면에서 106∼107 cm-2의 전위 밀도(dislocation density)를 가진다. 변형 실리콘층(strained silicon layer)이 실리콘-게르마늄층에 증착되어 있는 경우, 이것은 유사한 전위 밀도를 갖는다. SGOI(silicon-germanium on insulator) 기판 또는 sSOI(strained silicon on insulartor) 기판을 제조하기 위해 실리콘-게르마늄층 또는 변형 실리콘층이 기판 웨이퍼에 전사될 경우, 전사된 층도 마찬가지로 상기 범위의 전위 밀도를 갖는다. 이러한 전위 밀도는 충분히 높은 것이므로 이들 기판 상에 제조되는 전자 부품의 전자적 특성에 불리한 효과를 갖는다. 예를 들면 미국특허 제6,107,653호에 개시되어 있는 바와 같이 화학적/기계적 연마(CMP)에 의해 그레이디드 실리콘-게르마늄층의 평면화 처리 후에도, 실리콘-게르마늄층의 상부 영역에서의 전위 밀도는 105 cm-2 범위이다.
따라서, 본 발명의 목적은 그레이디드 실리콘-게르마늄층에서의 전위 밀도를 감소시키는 것이다.
상기 목적은, 단결정 실리콘층 및 상기 실리콘층에 인접하고 두께가 d이며 조성이 Si1 - xGex인 실리콘-게르마늄층을 포함하고,
상기 식에서 x는 게르마늄의 비율을 나타내고, x에 대해 0＜x≤1인 조건이 적용되고, x는 상기 단결정 실리콘층으로부터의 거리 a가 증가함에 따라 증가되는 값을 가지며, 상기 그레이디드 실리콘-게르마늄층의 표면에서의 게르마늄의 비율 x(d)과, 상기 단결정 실리콘층과 상기 그레이디드 실리콘-게르마늄층의 표면 사이의 거리의 중앙에서의 게르마늄의 비율 x(d/2) 사이의 관계가 하기 식을 만족시키는 반도체 웨이퍼에 의해 달성된다:
x(d/2)＞0.5ㆍx(d).
본 발명에 따르면, 단결정 실리콘층으로부터의 거리 a가 증가함에 따라 게르마늄의 비율 x의 증가는 스텝 형태(즉, 미국특허 제6,107,653호에 개시되어 있는 바와 같이, 일정한 층 두께 후에 동일한 급격한 농도 변화)에서 선형이 아니거나 일정하지 않고, 감소되는 구배를 갖는다. 상기 공정은 단결정 실리콘층의 표면 상에 순수 실리콘을 증착하는 것으로 시작하는 것이 바람직하다. 실리콘층은 적합한 실리콘 웨이퍼 상의 박층이거나, 바람직하게는 단결정 실리콘 웨이퍼일 수 있다. 그레이디드 실리콘-게르마늄층의 증착이 시작되는 시점에서, 게르마늄의 비율은 본 발명에 따르면 비교적 신속히 증가되지만, 이와 대조적으로 게르마늄 함량이 증가함에 따라, 즉, 단결정 실리콘층으로부터의 거리가 증가함에 따라, 또는 증착 공정이 완료되는 방향으로 구배는 감소된다. 이 상황은 관계식: x(d/2)＞0.5ㆍx(d)로 표현된다. 그레이디드 실리콘-게르마늄층의 1/2 두께 지점에서, 게르마늄의 비율은 이미 선형 구배인 경우에 비해 더 높은데, 이는 게르마늄의 비율이 초기에 비교적 급격히 증가된 다음, 그 후의 프로파일에서는 평탄한 형태로 증가되기 때문이다. 게르마늄의 비율의 프로파일은 심지어 부등식 x(d/2)＞0.6ㆍx(d)을 만족시킬 정도로 선형 구배로부터 차이를 나타내는 것이 바람직하다.
종래의 선형 그레이딩에 대한 것보다 더 높은 응력 및 그에 따라 더 높은 전위 밀도는 그레이디드 실리콘-게르마늄층의 제1층,즉 최저층에 생성된 다음, 이어지는 프로파일에서 상기 층에 비교적 적은 조성 변화로 감소될 수 있다. 그 후의 더 평탄한 그레이딩은 표면에 근접하게 적은 수의 추가 변위를 초래하고, 최종적으로는 크게 감소된 전위 밀도를 가져온다. 농도 구배를 층 구조로부터 초래되는 기계적 부하에 일치시킴으로써 격자 부정합의 결과 발생되는 응력을 변위의 형성이 전반적으로 최소화되어 후속 공정 및 응용에 있어서 부정적 효과가 전혀 없거나 훨씬 적은 정도로 영향을 주는 능력이 제공된다. 본 발명에 따르면, 이와 같이 그레이디드 실리콘-게르마늄층의 동일한 전체 두께에 있어서 종래 기술에 따른 것에 비해 감소된 전위 밀도가 표면에서 얻어진다. 즉, 실리콘-게르마늄 표면의 품질이 개선된다. 반면에, 그레이디드 실리콘-게르마늄층의 전체 두께는 소정의 전위 밀도에 있어서 종래 기술에 비해 감소될 수 있으며, 따라서 제조상 경제성이 높아진다.
그레이디드 실리콘-게르마늄층의 전체 두께 d는 0.5∼10㎛이 바람직하고, 1∼5㎛이 특히 바람직하다.
그레이디드 실리콘-게르마늄층에 증착될 수 있고 일정한 게르마늄 비율을 가진 부가적 실리콘-게르마늄층은 본 발명에 따른 그레이디드 실리콘-게르마늄층의 일부로 간주되지 못한다. 따라서, 본 발명에 따른 그레이디드 실리콘-게르마늄층에 있어서, 관계식 x(d/2)＜x(d), 바람직하게는 x(d/2)＜0.9ㆍx(d), 및 특히 바람 직하게는 x(d/2)＜0.85ㆍx(d)는 각각의 경우, 전술한 부등식에 부가하여 충족된다.
따라서, 전반적으로 0.9ㆍx(d)＞x(d/2)＞0.5ㆍx(d)의 관계가 바람직하고, 0.85ㆍx(d)＞x(d/2)＞0.6ㆍx(d)의 관계가 특히 바람직하다.
본 발명에 따르면, 1×104 cm-2 미만의 전위 밀도가 증착된 그레이디드 실리콘-게르마늄층의 표면에서 얻어진다. 100 cm-2 또는 심지어 10 cm-2에 불과한 매우 낮은 전위 밀도를 본 발명에 따른 방법을 이용하여 달성할 수 있다.
상기 목적은 또한, 본 발명에 따른 반도체 웨이퍼의 제조 방법으로서, 조성이 Si1 - xGex인 실리콘-게르마늄이 단결정 실리콘층을 포함하는 반도체 웨이퍼 상에 에피택셜 방식으로 증착되고, 상기 식에서 x는 게르마늄의 비율을 나타내고, 조건 0＜x≤1이 x에 적용되고, 증착된 층의 두께가 증가함에 따라 x는 증가되는 값을 가지고, 증착된 층의 두께가 증가함에 따라 x의 증가 속도는 저하되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법에 의해 달성된다.
그레이디드 실리콘-게르마늄층의 증착 방법은 종래 기술을 통해 알려져 있다. 증착된 실리콘-게르마늄층의 두께가 증가함에 따라 게르마늄의 비율 x의 증가 속도가 저하되는 조건을 관찰하면서, 그레이디드 실리콘-게르마늄층의 증착을 수행하는 방법은 예를 들면 미국특허 제6,107,653호에 기재되어 있다.
이하의 텍스트에서, 바람직한 실시예와 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다.
본 발명에 따른 농도 프로파일은 여러 가지 방식으로 달성될 수 있다. 농도 프로파일을 기술하는 함수는 연속형 미분이 가능한 형태로 되어 있을 수 있다(도 1 및 도 3). 이것은 전위가 게르마늄 농도의 연속적인 변화와 함께 일어나는 것을 의미한다. 한편, 본 발명에 따른 농도 프로파일은 연속형으로 미분될 수 없는 함수로 표현될 수도 있다(도 2 및 도 4). 본 발명의 층 형태의 구조인 경우에, 게르마늄 농도의 감소형 구배는, 각 층의 두께가 증가할 때 각 층에서의 게르마늄 농도 변화를 일정하게 하거나(도시되지 않음), 각 층의 두께가 일정한 상태에서 게르마늄 농도가 감소되도록 변화시킴으로써(도 2 및 도 4) 얻어진다. 이러한 두 가지 방식을 조합할 수도 있다.
본 발명의 또 다른 실시예에서, 본 발명에 따른 조성의 비선형 변화를 중간층과 결부시키며, 중간층에서는 일반적 농도 프로파일과는 상반된 방식으로 게르마늄 농도가 하나 이상의 얇은 층에서 국소적으로 변한다. 도 3은, 2개의 얇은 층(1)에서 게르마늄의 비율 x가 국소적으로 한정된 형태로 상당히 낮은 값으로 감소되어 있는 예를 나타낸다. 이것이 초래하는 응력 이완은 다시 소산(dissipation)되도록 이미 일어난 소산을 허용하는 한편, 전위가 다음 층으로 전파되는 것을 방지한다. 그러나, 국소적으로 제한된 형태로 게르마늄 농도를 상당히 높은 값으로 증가시킬 수 있으며, 따라서 국소적 농도를 극대화한다.
도 4에 개략적으로 예시된 본 발명의 또 다른 실시예에서, 바람직하게는 결함이 많은 하나 이상의 버퍼층(2)이 상이한 조성을 가지며, 그레이디드 실리콘-게르마늄층에 일체화되고, 농도 프로파일을 방해한다. 이들 버퍼층은 마찬가지로 격자 부정합으로 초래되는 응력을 소산시켜 전위의 전파를 방지할 수 있다. 예를 들 면, 이들 층은 Si1 -x-yGexCy(여기서, 0＜x＜1.0＜y＜1이고 x+y＜1임)의 조성을 가질 수 있다.
본 발명의 또 다른 바람직한 실시예에서, 게르마늄의 비율이 일정한 실리콘-게르마늄층이 본 발명에 따른 그레이디드 층에 부가적으로 증착되며, 이 경우 게르마늄의 비율 x는 단결정 실리콘층으로부터의 거리 a(a=0)가 그레이디드 실리콘-게르마늄층의 표면(a=d)에 도달하는 소정의 한계 값까지 상승함에 따라 상승하고, 이 커버층에서의 게르마늄 함량은 바람직하게는 그레이디드 층의 최상부에서의 게르마늄 함량에 대응한다. 커버층은 또하 순수한 게르마늄, 즉 x = 1인 게르마늄으로 이루어질 수 있다. 본 발명에 따르면, 커버층은 마찬가지로 표면에서 1×104 cm-2 미만의 전위 밀도를 가진다. 이와 같은 반도체 웨이퍼는 SGOI 웨이퍼 제조용 공여체 웨이퍼(donor wafer)로서 바람직하게 사용된다. 본 실시예는 필요에 따라 그레이디드 중간층의 다양한 실시예와 결합될 수 있다(상이한 게르마늄 농도를 가진 층 또는 조성이 상이한 부가적 버퍼층을 구비하거나 구비하지 않고 연속형 미분이 가능하거나 스텝 함수일 수 있는 농도 프로파일을 가짐).
본 발명의 일 실시예는 실리콘-게르마늄층 상에 변형 실리콘층의 증착을 제공한다. 변형 실리콘층의 두게는 3∼20 nm인 것이 바람직하다. 변형 실리콘층은 본 발명에 따른 임의의 실리콘-게르마늄층 상에 증착될 수 있다. 이와 관련하여, 그레이디드 실리콘-게르마늄층의 명확한 특징 및 조성이 일정한 실리콘-게르마늄층이 존재할 가능성은 중요하지 않다. 변형 실리콘층을 증착시키고자 하는 실리콘- 게르마늄의 표면은 이완된 것이 바람직하고, 바람직하게는 0.1＜x＜0.9, 특히 바람직하게는 0.1＜x＜0.5의 조성을 갖는다.
본 발명에 따른 모든 반도체 웨이퍼는 층 전사 공정에서의 공여체 웨이퍼로서 사용될 수도 있다. 이를 위해서, 반도체 웨이퍼를 공지된 방법으로 전사할 층이 적용되어 있는 준비된 표면에서 기판 웨이퍼에 연결하고, 이어서 전사할 층만이 기판 웨이퍼 상에 잔류하는 방식으로 상기 공여체 웨이퍼의 두께를 감소시킨다. 기판 웨이퍼에 얇은 반도체층을 전사하는 방법은, 예로서, 특허문헌 EP533551A1, WO98/52216A1 또는 WO03/003430A2에 기재되어 있다. 예를 들면, 전기 절연성 웨이퍼(예컨대 석영, 유리 또는 사파이어로 이루어진 웨이퍼)를 기판 웨이퍼로서 사용할 수 있고, 또는 연결 이전에 공여체 웨이퍼 및/또는 기판 웨이퍼의 표면에 산화물층과 같은 절연층을 제공할 수 있다. 실리콘 산화물층이 전기 절연층을 형성하도록 표면이 산화되어 있는 실리콘 웨이퍼, 특히 단결정 실리콘 웨이퍼를 기판 웨이퍼로서 사용하는 것이 바람직하다. 이러한 절연층을 제조하고 웨이퍼들을 연결하는 방법은 당업자에게 알려져 있다. 본 발명에 따른 공여체 웨이퍼를 이용함으로써 전사된 층에서의 전위 밀도가 종래 기술의 경우에 비해 더 낮아진다.
실리콘-게르마늄층을 기판 웨이퍼에 전사하고자 할 경우에는, 표면이 조건 0＜x＜1을 만족시키는 게르마늄의 비율 x를 갖는 본 발명에 따른 반도체 웨이퍼를 공여체 웨이퍼로서 사용한다. 게르마늄 비율이 일정한 부가적 실리콘-게르마늄층(커버층)을 구비한 본 발명에 따른 반도체 웨이퍼가 이 응용에 바람직하다. 게르마늄의 비율은 0.1＜x＜0.9 범위가 바람직하고, 0.1＜x＜0.5 범위가 특히 바람직하 다. 특히, SGOI(silicon-germanium on insulator) 웨이퍼를 제조하고자 할 경우에는, 기판 웨이퍼로서 전기 절연성 웨이퍼를 사용하거나, 연결 이전에 공여체 웨이퍼 및/또는 기판 웨이퍼의 표면에 절연층, 예를 들면 산화물층을 제공한다. 전사 후, 실리콘-게르마늄층은 1×104 cm-2 미만의 전위 밀도를 갖는다.
게르마늄층을 기판 웨이퍼에 전사하고자 할 경우에는, 표면에 순수 게르마늄의 층, 즉 그레마늄의 비율이 x = 1인 층을 가진 본 발명에 따른 기판 웨이퍼를 공여체 웨이퍼로서 사용한다. 특히 GOI(germanium on insulator) 웨이퍼를 제조하고자 할 경우에는, 기판 웨이퍼로서 전기 절연성 웨이퍼를 사용하거나, 연결 이전에 공여체 웨이퍼 및/또는 기판 웨이퍼의 표면에 절연층, 예를 들면 산화물층을 제공한다. 전사 후, 실리콘-게르마늄층은 5×105 cm-2 미만의 전위 밀도를 갖는다.
변형 실리콘층을 기판 웨이퍼에 전사하고자 할 경우에는, 표면에 실리콘-게르마늄층이 적층된 변형 실리콘층이 형성되어 있는 본 발명에 따른 반도체 웨이퍼를 공여체 웨이퍼로서 사용한다. 이 실리콘-게르마늄층은 조건 0＜x＜1을 만족시키는 게르마늄의 비율 x를 갖는다. 변형 실리콘층을 적층시키고자 하는 실리콘-게르마늄층의 표면은 이완된 층이 바람직하고, 바람직하게 0.1＜x＜0.9의 조성, 특히 바람직하게는 0.1＜x＜0.5의 조성을 갖는다.
특히 sSOI(strained silicon on insulator) 웨이퍼를 제조하고자 할 경우에는, 기판 웨이퍼로서 전기 절연성 웨이퍼를 사용하거나, 연결 이전에 공여체 웨이퍼 및/또는 기판 웨이퍼의 표면에 절연층, 예를 들면 산화물층을 제공한다. 전사 후, 변형 실리콘층은 1×104 cm-2 미만의 전위 밀도를 갖는다.
실시예
감압 능력을 갖춘 CVD 반응기에 세정한 단결정 <001> 배향 실리콘 웨이퍼를 장입했다. 실리콘 웨이퍼의 표면에 잔존하는 산소 및 잔존 탄소를 1.3×10-5 Pa의 압력과 1050℃의 온도에서 수소로 퍼징(purging)하여 제거했다. 우선적으로, 900℃의 온도, 530 Pa의 압력에서 디클로로실란(SiH2Cl2)를 사용하여 에피택셜 방식으로 두께 50nm의 단결정 실리콘 웨이퍼를 증착시켰다. 캐리어 가스로서 수소를 사용했다. 상기 공정 직후에 그레이디드 층의 에피택셜 증착을 시작했다. 이를 위해 사수소화게르마늄(GeH4)을 프로세스 챔버 내에 부가적으로 통과시켰다. 사수소화게르마늄의 유동은 그레이디드 층의 증착 초기에는 강했고(유동 구배가 30초마다 8 sccm씩 증가됨), 공정이 진행됨에 따라 약해졌다(증착 종료 시점에는 유동 구배가 30초마다 1 sccm씩 증가됨). 각각의 경우에, 디클로로실란의 유동은 동일한 양으로 감소되었다. 1.5㎛(d/2)의 층 두께에 있어서 게르마늄의 비율은 20%였다. 증착 공정의 완료 시점에서는, 증착된 층에서의 게르마늄의 비율이 30%였다. 실리콘-게르마늄층의 전체 두께 d는 3㎛였다. 상기 층 표면에서의 전위 밀도는 9×103 cm-2였다.
본 발명에 의하면 그레이디드 실리콘-게르마늄층에서의 전위 밀도가 감소된 반도체 웨이퍼를 제조할 수 있다.

Claims (22)

  1. 단결정 실리콘층 및 상기 실리콘층에 인접하고 두께가 d이며 조성이 Si1 - xGex인 실리콘-게르마늄층을 포함하고,
    상기 식에서 x는 게르마늄의 비율을 나타내고, x에 대해 0＜x≤1인 조건이 적용되고, x는 상기 단결정 실리콘층으로부터의 거리 a가 증가함에 따라 증가되는 값을 가지며,
    상기 그레이디드(graded) 실리콘-게르마늄층의 표면에서의 게르마늄의 비율 x(d)과, 상기 단결정 실리콘층과 상기 그레이디드 실리콘-게르마늄층의 표면 사이의 거리의 중앙에서의 게르마늄의 비율 x(d/2) 사이의 관계가 x(d/2)＞0.5ㆍx(d)를 만족시키는
    반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 관계가 x(d/2)＞0.6ㆍx(d)를 만족시키는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항 또는 제2항에 있어서,
    x(d/2)＜0.9ㆍx(d)인 관계를 동시에 만족시키는 것을 특징으로 하는 반도체 웨이퍼.
  4. 제3항에 있어서,
    x(d/2)＜0.85ㆍx(d)인 관계를 동시에 만족시키는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼가 상기 그레이디드 실리콘-게르마늄층에 인접하고 게르마늄의 비율이 일정한 추가 실리콘-게르마늄층을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층에서의 게르마늄의 비율 x가 상기 단결정 실리콘층으로부터의 거리 a의 함수로서 연속형 미분이 가능한 함수 형태로 증가되는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층에서의 게르마늄의 비율 x가 상기 단결정 실리콘층으로부터의 거리 a의 스텝 함수(step function) 형태로 증가되는 것을 특징으로 하는 반도체 웨이퍼.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층에서의 게르마늄의 비율 x가 상기 단결정 실리콘층으로부터의 거리 a의 함수로서 단조 증가 함수(monotonally rising function) 형태로 증가되는 것을 특징으로 하는 반도체 웨이퍼.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층이, x가 초기값으로부터 시작하여 상기 단결정 실리콘층으로부터의 거리가 증가됨에 따라 감소하여 국소적 최소값을 가지며 다시 상기 초기값으로 상승하는, 상기 단결정 실리콘층으로부터의 적어도 하나의 거리 영역(distance area)을 가지거나, 또는 x가 초기값으로부터 시작하여 상기 단결정 실리콘층으로부터의 거리가 감소됨에 따라 증가하여 국소적 최대값을 가지며 다시 상기 초기값으로 떨어지는 거리 영역을 가지는 것을 특징으로 하는 반도체 웨이퍼.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상이한 조성을 가진 하나 이상의 버퍼층(buffer layer)이 상기 그레이디드 실리콘-게르마늄층에 일체화되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  11. 제10항에 있어서,
    상이한 조성을 가진 상기 버퍼층이 실리콘 및 게르마늄과 아울러 탄소를 함유하는 것을 특징으로 하는 반도체 웨이퍼.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층의 표면 또는 게르마늄의 비율이 일정한 상기 실리콘-게르마늄층의 표면이 1×104 cm-2 미만의 전위 밀도를 가진 것을 특징으로 하는 반도체 웨이퍼.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층의 표면 또는 게르마늄의 비율이 일정한 상기 실리콘-게르마늄층의 표면에서의 상기 게르마늄의 비율 x의 값이 0.1≤x≤0.9를 만족시키는 것을 특징으로 하는 반도체 웨이퍼.
  14. 제13항에 있어서,
    상기 그레이디드 실리콘-게르마늄층 또는 게르마늄의 비율이 일정한 상기 실리콘-게르마늄층에 인접한 변형 실리콘층(strained silicon layer)을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  15. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층의 표면 또는 게르마늄의 비율이 일정한 상기 실리콘-게르마늄층의 표면에서의 상기 게르마늄의 비율 x가 x = 1의 값을 갖는 것을 특징으로 하는 반도체 웨이퍼.
  16. 제1항 내지 제15항 중 어느 한 항에 따른 반도체 웨이퍼의 제조 방법으로서,
    조성이 Si1 - xGex인 실리콘-게르마늄이 단결정 실리콘층을 포함하는 반도체 웨이퍼 상에 에피택셜 방식으로 증착되고,
    상기 식에서 x는 게르마늄의 비율을 나타내고, x에는 조건 0＜x≤1이 적용되고, 증착된 층의 두께가 증가함에 따라 x는 증가되는 값을 가지고, 증착된 층의 두께가 증가함에 따라 x의 증가 속도는 저하되는
    반도체 웨이퍼의 제조 방법.
  17. 기판 웨이퍼 및 조성이 Si1 - xGex이고 상기 기판 웨이퍼에 연결된 이완 실리콘-게르마늄층을 포함하고,
    상기 식에서 x는 게르마늄의 비율을 나타내고, x에는 조건 0＜x≤1이 적용되고, 상기 실리콘-게르마늄층의 표면이 1×104 cm-2 미만의 전위 밀도를 가진
    반도체 웨이퍼.
  18. 제17항에 따른 반도체 웨이퍼의 제조 방법으로서,
    기판 웨이퍼에 연결된 공여체 웨이퍼(donor wafer)로서 제12항에 따른 반도체 웨이퍼를 사용하고, 상기 단결정 실리콘층이 완전히 제거되도록 상기 공여체 웨이퍼의 두께를 감소시키고, 상기 공여체에 인접하고 실리콘-게르마늄으로 이루어진 층을 부분적으로 제거하는 것을 특징으로 하는
    반도체 웨이퍼의 제조 방법.
  19. 기판 웨이퍼 및 상기 기판 웨이퍼에 연결된 변형 실리콘층을 포함하고,
    상기 변형 실리콘층의 표면이 1×104 cm-2 미만의 전위 밀도를 가진
    반도체 웨이퍼.
  20. 제19항에 따른 반도체 웨이퍼의 제조 방법으로서,
    기판 웨이퍼에 연결된 공여체 웨이퍼로서 제14항에 따른 반도체 웨이퍼를 사용하고, 상기 단결정 실리콘층 및 상기 실리콘-게르마늄층이 완전히 제거되도록 상기 공여체 웨이퍼의 두께를 감소시키는 것을 특징으로 하는
    반도체 웨이퍼의 제조 방법.
  21. 기판 웨이퍼 및 상기 기판 웨이퍼에 연결된 게르마늄층을 포함하고,
    상기 게르마늄층의 표면이 5×105 cm-2 미만의 전위 밀도를 가진
    반도체 웨이퍼.
  22. 제21항에 따른 반도체 웨이퍼의 제조 방법으로서,
    기판 웨이퍼에 연결된 공여체 웨이퍼로서 제15항에 따른 반도체 웨이퍼를 사용하고, 상기 단결정 실리콘층 및 상기 단결정 실리콘층에 인접하고 실리콘-게르마늄으로 이루어진 층이 완전히 제거되도록 상기 공여체 웨이퍼의 두께를 감소시킴으로써 게르마늄으로 이루어진 층만을 상기 기판 웨이퍼 상에 잔류시키는 것을 특징으로하는 반도체 웨이퍼의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101430181B1 (ko) * 2006-07-24 2014-08-13 에이에스엠 아메리카, 인코포레이티드 반도체 버퍼 구조들 내의 스트레인드 층들

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7785995B2 (en) 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
CN102383192B (zh) * 2011-07-29 2014-06-18 上海新傲科技股份有限公司 锗衬底的生长方法以及锗衬底
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
KR102109062B1 (ko) * 2013-06-05 2020-05-11 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
KR102259328B1 (ko) 2014-10-10 2021-06-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102257423B1 (ko) * 2015-01-23 2021-05-31 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091767A (en) * 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP2001525991A (ja) 1997-05-12 2001-12-11 シリコン・ジェネシス・コーポレーション 制御された劈開プロセス
ATE283549T1 (de) * 1997-06-24 2004-12-15 Massachusetts Inst Technology Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung
JP2003517726A (ja) * 1999-09-20 2003-05-27 アンバーウェーブ システムズ コーポレイション 緩和シリコンゲルマニウム層の作製方法
JP4207548B2 (ja) * 2002-11-28 2009-01-14 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
US6770134B2 (en) * 2001-05-24 2004-08-03 Applied Materials, Inc. Method for fabricating waveguides
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
DE10131249A1 (de) 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
JP4039013B2 (ja) * 2001-07-06 2008-01-30 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
EP2267762A3 (en) * 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
JP4306266B2 (ja) * 2003-02-04 2009-07-29 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
KR100679737B1 (ko) * 2003-05-19 2007-02-07 도시바세라믹스가부시키가이샤 왜곡층을 가지는 실리콘기판의 제조방법
JP2005244187A (ja) * 2004-01-30 2005-09-08 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101430181B1 (ko) * 2006-07-24 2014-08-13 에이에스엠 아메리카, 인코포레이티드 반도체 버퍼 구조들 내의 스트레인드 층들

Also Published As

Publication number Publication date
CN1822386A (zh) 2006-08-23
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EP1681711A1 (de) 2006-07-19
US20060145188A1 (en) 2006-07-06
TW200629378A (en) 2006-08-16
JP2006191112A (ja) 2006-07-20
KR100742680B1 (ko) 2007-07-25

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