JP2002299267A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

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Abstract

(57)【要約】 【課題】 半導体基板の製造方法を提供する。 【解決手段】 ベース基板を準備する第1段階と、前記
準備されたベース基板上に第1緩衝層を形成する第2段
階と、前記第1緩衝層上に半導体層を形成する第3段階
と、前記ベース基板を分離する第4段階とを含む半導体
基板の製造方法である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体基板の製造方
法に係り、詳細にはIII−V族化合物半導体基板の製
造方法に関する。
【0002】
【従来の技術】レーザダイオードや光放出ダイオードな
どのような半導体素子の性能及び寿命は、当該素子を構
成する様々な要素により決定されるが、特に素子が載せ
られるベース基板により多くの影響を受ける。これによ
り、良質の半導体基板製造のための様々な方法が提示さ
れており、なかでもIII−V族化合物半導体基板に対
する関心が高まりつつある。特に近年、III−V族化
合物半導体基板を代表するGaN基板製造に対する関心
が高まっている。
【0003】高品質のGaN基板を得るためのカギは、
GaN基板を形成するにあたり欠陥密度を最小化しつつ
製造コストを下げて製造工程を単純化することである。
【0004】一般的に、GaN基板はサファイア基板上
にGaN層を成長させた後で、サファイア基板を除去す
る方法により製造されており、サファイア基板上に成長
するGaN層が厚いほどGaN層内の欠陥密度は小さく
なる傾向がある。従って、サファイア基板上でGaN層
はできる限り厚く成長させる必要がある。
【0005】サファイア基板上でGaN層を厚く成長さ
せるための方法として、相対的に成長率の高いHVPE
(ハイドライド気相成長法;Hydride Vapor Phase Epit
axy)法、昇華法、MOCVD(有機金属化学蒸着;Met
al Organic Chemical VaporDeposition)法があるが、
MOCVD法は高品質のGaN薄膜を得られるにもかか
わらず、薄膜成長率が遅いために、数十μm〜数百μm
程度の厚みを有するGaN層を成長させることはほとん
ど不可能である。
【0006】またHVPE法を用いた従来のGaN基板
製造方法は、サファイア基板上にシリコン酸化膜をマス
クとして形成した後で、GaN層を成長させるELO
(Epitaxial Lateral Overgrowth)方式を適用した方法
(第1方法)と、図1に示すようなマスクなしにサファ
イア基板10上に直接厚いGaN層12を成長させる方
法(第2方法)とに大別できる。
【0007】しかしながら上記第1方法の場合、サファ
イア基板上に成長するGaN層全体に生じる応力の分布
が均一ではないために、厚くて広い面積のGaN層を形
成し難い問題がある。
【0008】また第2方法の場合、図2に示すように、
サファイア基板10とGaN層12との間の熱膨張係数
差により両者に相異なる様相の応力が分布してしまう。
10aはサファイア基板10に分布する引張応力を、1
2aはGaN層12に分布する、引張応力と反対になる
性質の圧縮応力を象徴的に示したものである。このよう
に互いに反対になる性質の応力分布により、サファイア
基板10及びGaN層12がクラックされる問題が生じ
る。また、GaN層12が伝導性を有するためにシリコ
ンがドーピングされるが、これによりGaN層12の内
部に応力が生じ、結局はGaN層12がクラックされる
結果を招く。
【0009】
【発明が解決しようとする課題】従って本発明の目的
は、前述の従来技術の問題点を改善するために、基板を
成長させる過程において応力の発生を最小化でき、従っ
て基板がクラックされることを防止できる化合物半導体
基板の製造方法を提供することである。
【0010】
【課題を解決するための手段】すなわち本発明の上記目
的は、ベース基板を準備する第1段階と、前記ベース基
板上に第1緩衝層を形成する第2段階と、前記第1緩衝
層上に半導体層を形成する第3段階と、前記ベース基板
を分離する第4段階と、を含むことを特徴とする半導体
基板の製造方法によって達成される。
【0011】さらに本発明は、第3段階と第4段階との
間に、前記半導体層上に第2緩衝層を形成する段階をさ
らに含むことを特徴とする前記製造方法である。
【0012】さらに本発明は、前記ベース基板は、サフ
ァイア基板または炭化珪素基板であることを特徴とする
前記製造方法である。
【0013】さらに本発明は、前記第2緩衝層は、前記
第1緩衝層と同一の構成で形成される、前記第1緩衝層
のドーピング濃度分布と対称的なドーピング濃度分布を
有するように形成される、または、前記第1緩衝層のド
ーピング濃度分布と非対称的なドーピング濃度分布を有
するように形成されることを特徴とする前記製造方法で
ある。
【0014】さらに本発明は、前記第1緩衝層は、ドー
ピング濃度が相異なる複数の半導体物質層より形成され
ることを特徴とする前記製造方法である。
【0015】さらに本発明は、前記複数の半導体物質層
を形成する段階は、前記ベース基板上にドープ半導体物
質層を形成する段階と、前記ドープ半導体物質層上にア
ンドープ半導体物質層を形成する段階と、を含むことを
特徴とする前記製造方法である。
【0016】さらに本発明は、前記アンドープ半導体物
質層上に、ドープ半導体物質層とアンドープ半導体物質
層とをこの順番で少なくとも一回形成する段階をさらに
含むことを特徴とする前記製造方法である。
【0017】さらに本発明は、前記複数の半導体物質層
を形成する段階は、前記ベース基板上にアンドープ半導
体物質層を形成する段階と、前記アンドープ半導体物質
層上にドープ半導体物質層を形成する段階と、を含むこ
とを特徴とする前記製造方法である。
【0018】さらに本発明は、前記ドープ半導体物質層
上に、前記アンドープ半導体物質層と前記ドープ半導体
物質層とをこの順番で少なくとも一回形成する段階をさ
らに含むことを特徴とする前記製造方法である。
【0019】さらに本発明は、前記第1緩衝層は、ドー
ピング濃度が順次濃くなる半導体物質層より形成される
ことを特徴とする前記製造方法である。
【0020】さらに本発明は、前記ドーピング濃度が順
次濃くなる半導体物質層を形成する段階は、前記ベース
基板上にアンドープ半導体物質層を形成する段階と、前
記アンドープ半導体物質層上に、ドーピング濃度が順次
濃くなるようにドープ半導体物質層を形成する段階と、
を含むことを特徴とする前記製造方法である。
【0021】さらに本発明は、ドーピング濃度が順次濃
くなるように形成された前記ドープ半導体物質層は、異
なるドーピング濃度を有する複数の半導体物質層をドー
ピング濃度の薄い順に積層することにより形成されるこ
とを特徴とする前記製造方法である。
【0022】さらに本発明は、前記第2緩衝層は、前記
半導体層上に、ドーピング濃度が相異なる複数の半導体
物質層より形成されることを特徴とする前記製造方法で
ある。
【0023】さらに本発明は、前記複数の半導体物質層
を形成する段階は、前記半導体層上にドープ半導体物質
層を形成する段階と、前記ドープ半導体物質層上にアン
ドープ半導体物質層を形成する段階と、を含むことを特
徴とする前記製造方法である。
【0024】さらに本発明は、前記アンドープ半導体物
質層上に、ドープ半導体物質層とアンドープ半導体物質
層とをこの順番で少なくとも一回形成する段階をさらに
含むことを特徴とする前記製造方法である。
【0025】さらに本発明は、前記複数の半導体物質層
を形成する段階は、前記半導体層上にアンドープ半導体
物質層を形成する段階と、前記アンドープ半導体物質層
上にドープ半導体物質層を形成する段階と、を含むこと
を特徴とする前記製造方法である。
【0026】さらに本発明は、前記ドープ半導体物質層
上に、アンドープ半導体物質層とドープ半導体物質層と
をこの順番で少なくとも一回形成することを特徴とする
前記製造方法である。
【0027】さらに本発明は、前記第2緩衝層は、前記
半導体層上で、ドーピング濃度が順次濃くなる半導体物
質層より形成されることを特徴とする前記製造方法であ
る。
【0028】さらに本発明は、前記ドーピング濃度が順
次濃くなる半導体物質層を形成する段階は、前記半導体
層上にアンドープ半導体物質層を形成する段階と、前記
アンドープ半導体物質層上に、ドーピング濃度が順次濃
くなるようにドープ半導体物質層を形成する段階と、を
含むことを特徴とする前記製造方法である。
【0029】さらに本発明は、ドーピング濃度が順次濃
くなるように形成された前記ドープ半導体物質層は、異
なるドーピング濃度を有する複数の半導体物質層をドー
ピング濃度の薄い順に積層することにより形成されるこ
とを特徴とする前記製造方法である。
【0030】さらに本発明は、前記第2緩衝層は、前記
半導体層上で、ドーピング濃度が順次薄くなる半導体物
質層より形成されることを特徴とする前記製造方法であ
る。
【0031】さらに本発明は、前記ドーピング濃度が順
次薄くなる半導体物質層を形成する段階は、前記半導体
層上に、ドーピング濃度が順次薄くなるようにドープ半
導体物質層を形成する段階と、前記ドープ半導体物質層
上にアンドープ半導体物質層を形成する段階と、を含む
ことを特徴とする前記製造方法である。
【0032】さらに本発明は、ドーピング濃度が順次薄
くなるように形成された前記ドープ半導体物質層は、異
なるドーピング濃度を有する複数の半導体物質層をドー
ピング濃度の高い順に積層することにより形成されるこ
とを特徴とする前記製造方法である。
【0033】さらに本発明は、前記半導体層は、伝導性
を有するIII−V族化合物半導体層より形成され、特
に好ましくはシリコンドーピングされるGaN層で形成
されることを特徴とする前記製造方法である。
【0034】このような本発明の製造方法を用いること
によって、成長する化合物半導体基板の応力を最小化で
き、クラックの危険性を最小化した高品質の化合物半導
体基板を得ることができる。
【0035】
【発明の実施の形態】以下、本発明の半導体基板の製造
方法を、添付された図面を参照して詳細に説明する。こ
の過程において、図面に示された層や領域の厚みは明細
書の明確性のために誇張されて示してある。
【0036】図3を参照すれば、ベース基板40上に第
1緩衝層42が形成される。該緩衝層42は、半導体層
にかかる応力を緩和するために設置されるものである。
第1緩衝層は、半導体層にかかる応力を緩和する効果を
有する全ての物質で製造することができ、好ましくは濃
度調節可能なドープ半導体物質であり、より好ましくは
ドープIII−V族化合物半導体、特に好ましくはシリ
コンドープGaNである。ドーピングに用いられるドー
プ剤としては、当業界で用いられる物質であればいずれ
も使用可能であり、例えばシリコン、窒素などである。
【0037】なお、ベース基板40は、第1緩衝層42
が形成される前に表面処理してもよい。表面処理は、例
えばNH3ガス及びHClガスを使用して処理すること
が好ましい。
【0038】ベース基板40は、その上に製造する半導
体層の種類に応じて適切なものを選ぶことが好ましく、
なかでも、サファイア基板またはSiC基板より形成さ
れることが好ましい。ベース基板の厚さは特には限定さ
れないが、一般的には330〜430μmである。
【0039】続いて、第1緩衝層42上に半導体層44
を形成する。該半導体層44は、後続工程においてベー
ス基板40から分離される。従って、結晶欠陥の成長を
最小化するためにできる限り厚く形成されることが好ま
しい。
【0040】本発明において半導体層44は、化合物半
導体層または非化合物半導体層のいずれでもよい。本発
明において化合物半導体層は、伝導性を付与するため
に、化合物半導体層44を形成しつつ導電性不純物をイ
オン注入することが好ましく、該導電性不純物としては
シリコンが好ましい。また化合物半導体層を構成する物
質は、化合物半導体を形成し得る物質であればどのよう
なものでも使用可能である。化合物半導体としては、例
えば、III族のB,Al,Ga,InとV族のN,P,
As,Sbとが化合してなるIII−V族化合物半導
体、ZnOやCdSなどのII−VI化合物半導体、I
TO(Indium-tin-Oxide)、PbS、PbTeとSnT
eとの固溶系であるPb1-xSnxTe、Bi2Te3、I
nAsx1-x、GaAsxSb1-xなどが挙げられる。な
かでも、III−V族化合物半導体が好ましく、特にG
aN層が好ましい。また非化合物半導体層は、例えばS
i,Ge,Se,Teなどからなる単体半導体、アモル
ファス半導体などから構成される層である。
【0041】半導体層の厚みは特には限定されないが、
好ましくは200〜300μm、より好ましくは225
〜275μmである。
【0042】以下、半導体層44を化合物半導体層44
として説明する。しかし、このような説明は、化合物半
導体層に限られたものではなく、非化合物半導体層にも
同様に適用できる。
【0043】化合物半導体層44が形成された後、ベー
ス基板40を分離する。ここで分離されたベース基板4
0以外の層が、化合物半導体層44からなる電気伝導性
を有する化合物半導体基板となる(図4)。この時、化
合物半導体層44の全面が露出するまで第1緩衝層42
も除去されることが好ましい。
【0044】さらに、第1緩衝層上に半導体層を形成す
る段階と、前記ベース基板を分離する段階との間に、化
合物半導体層44上に、第2緩衝層46を形成すること
が好ましい。第1緩衝層とともに第2緩衝層を形成する
ことによって、ベース基板と化合物半導体層間に生じる
応力分布差をより効果的に最小化することができ、その
結果として分布差に起因するクラック発生を最小化する
ことができる。第2緩衝層46は選択的に形成されうる
ものであり、化合物半導体層44上に第2緩衝層46が
形成されてもよいし、形成されなくてもよい。また第2
緩衝層を構成する物質は、上記第1緩衝層と同様であ
る。
【0045】第1緩衝層および第2緩衝層の厚みは特に
は限定されないが、好ましくは20〜40μm、より好
ましくは27〜33μmである。
【0046】本発明において、第1緩衝層および第2緩
衝層は、以下に示すような様々な方法によって形成され
ることが好ましい。なお、以下の説明において、半導体
層として化合物半導体層を用い、該化合物半導体層をド
ーピングするドープ剤としてSiを用いた場合を用いた
が、もちろん、ここで説明される各方法は、他の半導体
層やドープ剤を用いた場合も同様に適用される。
【0047】まず第1緩衝層の様々な形成方法について
説明する。
【0048】<第1方法>第1方法において、第1緩衝
層は、ドーピング濃度が相異なる複数の半導体物質層よ
り形成される。ここで前記ドーピング濃度が相異なる複
数の半導体物質層として、応力緩和用のドープ半導体物
質層およびアンドープ半導体物質層を用いて説明する。
以下図を参照しながら詳述する。
【0049】具体的に図5を参照すれば、ベース基板4
0上にドープ化合物半導体層42a(第1層)を形成す
る。
【0050】続いて、図6に示すように第1層42a上
にアンドープ化合物半導体層42b(第2層)を形成す
る。
【0051】図7を参照すれば、第2層42b上に、さ
らに第1層および第2層をこの順番で交互に積層しても
よい。このような第1層および第2層の積層をさらに繰
り返し、結果的に図8に示すように、3層の化合物半導
体層と、3層の半導体層とが交互に3回積層された第1
緩衝層42が形成される。
【0052】<第2方法>第2方法において、第1緩衝
層は、ドーピング濃度が相異なる複数の半導体物質層よ
り形成される。ここで前記ドーピング濃度が相異なる複
数の半導体物質層として、応力緩和用のドープ半導体物
質層およびアンドープ半導体物質層を用いて説明する。
第2方法は、第1緩衝層を、複数のドープ化合物半導体
層42a及びアンドープ化合物半導体層42bが交互に
積層して形成する点では、上記第1方法と同一である
が、ドープ化合物半導体層42a及びアンドープ化合物
半導体層42bの初めの形成順序が異なるものである。
以下図を参照しながら詳述する。
【0053】具体的に説明すると、図9に示すようにベ
ース基板40上にアンドープ化合物半導体層42b(第
2層)をまず形成した後で、ドープ化合物半導体層42
a(第1層)を形成する。その後、第2層および第1層
の積層をこの順番でさらに繰り返し、結果的に図10に
示すように、3層の化合物半導体層と、3層の半導体層
とが交互に3回積層された第1緩衝層48が形成され
る。
【0054】上記第1方法および第2方法においては、
第1層および第2層を、ベース基板上に、第1層および
第2層の順番で、または、第2層および第1層の順番
で、積層することによって、応力の発生を最小化でき、
基板がクラックされることを防止できる。
【0055】上記第1方法および第2方法においては、
第1層及び第2層はそれぞれドープIII−V族化合物
半導体層及びアンドープIII−V族化合物半導体層で
あることが好ましく、例えばシリコンドープGaN層及
びアンドープGaN層より形成されることが特に好まし
い。また、ドーピング濃度を異ならせた2層を入れ替わ
り形成してもよい。
【0056】<第3方法>第3方法において、第1緩衝
層は、ドーピング濃度が順次濃くなる半導体物質層より
形成される。前記ドーピング濃度が順次濃くなる半導体
物質層を形成する方法の一例としては、まず前記ベース
基板上にアンドープ半導体物質層を形成し、前記アンド
ープ半導体物質層上に、ドーピング濃度が順次濃くなる
ようにドープ半導体物質層を形成することによる方法が
挙げられる。なお、当該方法において、ドーピング濃度
が順次濃くなるように形成された前記ドープ半導体物質
層は、異なるドーピング濃度を有する複数の半導体物質
層をドーピング濃度の薄い順に積層することにより形成
されることが好ましい。以下図を参照しながら詳述す
る。
【0057】図11を参照すれば、ベース基板40上に
まず、第1ドーピング濃度を有する応力緩和のための化
合物半導体層42c(以下、第1ドープ化合物半導体層
42c)が形成される。第1ドープ化合物半導体層42
c上に第2〜第5ドープ化合物半導体層42d,42
e,42f,42gが順次にさらに形成される。この
時、第1〜第5ドープ化合物半導体層42c,42d,
42e,42f,42gは積層される順序によりドーピ
ング濃度もまた順次濃くなるように形成されることが好
ましい。
【0058】従って、第3方法により形成された第1緩
和層50はドーピング濃度が順次濃くなる勾配を有す
る。
【0059】次に第2緩衝層の様々な形成方法について
説明する。
【0060】<第4方法>第4方法において、第2緩衝
層は、ドーピング濃度が相異なる複数の半導体物質層よ
り形成される。ここで前記ドーピング濃度が相異なる複
数の半導体物質層として、応力緩和用のドープ半導体物
質層およびアンドープ半導体物質層を用いて説明する。
詳細な形成方法は、形成される下部層がベース基板40
ではなく化合物半導体層44という点を除外すれば、上
記第1緩衝層の第1方法(図5〜図7)の形成方法と同
じ方法で形成される。
【0061】<第5方法>第5方法において、第2緩衝
層は、ドーピング濃度が相異なる複数の半導体物質層よ
り形成される。ここで前記ドーピング濃度が相異なる複
数の半導体物質層として、応力緩和用のドープ半導体物
質層およびアンドープ半導体物質層を用いて説明する。
【0062】すなわち第5方法は、第2緩衝層を、複数
のドープ化合物半導体層42a及びアンドープ化合物半
導体層42bが交互に積層して形成する点では、上記第
4方法と同一であるが、ドープ化合物半導体層42a及
びアンドープ化合物半導体層42bの初めの形成順序が
異なるものである。詳細な形成方法は、形成される下部
層がベース基板40ではなく化合物半導体層44という
点を除外すれば、上記第1緩衝層の第2方法(図9〜図
10)の形成方法と同じ方法で形成される。
【0063】例えば図3に示すような構造において、第
2緩衝層を当該第4または第5方法により形成し、第1
緩衝層42を前述の第1方法(図5〜8)または第2方
法(図9〜10)により形成した場合、化合物半導体層
44を中心にして、前記第2緩衝層は、前記第2緩衝層
は、前記第1緩衝層と同一の構成で形成される。このよ
うな構成によって、ベース基板と化合物半導体層間に現
れる応力分布差が最小化され、その結果として前記分布
差に起因するクラック発生が最小化することができる。
【0064】<第6方法>第6方法において、第2緩衝
層は、ドーピング濃度が順次濃くなる半導体物質層より
形成される。前記ドーピング濃度が順次濃くなる半導体
物質層を形成する方法の一例としては、まず前記ベース
基板上にアンドープ半導体物質層を形成し、前記アンド
ープ半導体物質層上に、ドーピング濃度が順次濃くなる
ようにドープ半導体物質層を形成することによる方法が
挙げられる。なお、当該方法において、ドーピング濃度
が順次濃くなるように形成された前記ドープ半導体物質
層は、異なるドーピング濃度を有する複数の半導体物質
層をドーピング濃度の薄い順に積層することにより形成
されることが好ましい。詳細な形成方法は、形成される
下部層がベース基板40ではなく化合物半導体層44と
いう点を除外すれば、上記第1緩衝層の第3方法(図1
1)の形成方法と同じ方法で形成される。すなわち、第
1緩衝層50と非対称になるべくドーピング濃度が積層
される順序により順次濃くなるように形成される。
【0065】例えば図3に示すような構造において、第
2緩衝層を当該第6方法により形成され、第1緩衝層4
2が前述の第3方法(図11)により形成された場合、
化合物半導体層44を中心にして、前記第2緩衝層は、
前記第1緩衝層のドーピング濃度分布と非対称的なドー
ピング濃度分布を有するように形成される。
【0066】<第7方法>第7方法において、第2緩衝
層は、第3方法と反対に形成される。すなわち、ドーピ
ング濃度が順次薄くなる半導体物質層より形成される。
前記ドーピング濃度が順次薄くなる半導体物質層を形成
する方法の一例としては、まず前記ベース基板上にアン
ドープ半導体物質層を形成し、前記アンドープ半導体物
質層上に、ドーピング濃度が順次薄くなるようにドープ
半導体物質層を形成することによる方法が挙げられる。
なお、当該方法において、ドーピング濃度が順次薄くな
るように形成された前記ドープ半導体物質層は、異なる
ドーピング濃度を有する複数の半導体物質層をドーピン
グ濃度の濃い順に積層することにより形成されることが
好ましい。
【0067】図12を参照すれば、化合物半導体層44
上に第1〜第5ドープ化合物半導体層42c,42d,
42e,42f,42gより構成される第2緩衝層52
が形成されるが、ドーピング濃度の最も濃い第5ドープ
化合物半導体層42gが化合物半導体層44上にまず形
成された後で、第4、第3、第2及び第1ドープ化合物
半導体層42f,42e,42d,42cの順に形成さ
れる。
【0068】例えば図3に示すような構造において、第
2緩衝層を当該第7方法により形成され、第1緩衝層4
2が前述の第3方法(図11)により形成された場合、
化合物半導体層44を中心にして、前記第2緩衝層は、
前記第1緩衝層のドーピング濃度分布と対称的なドーピ
ング濃度分布を有するように形成される。
【0069】以上説明した、第1および第2緩衝層を、
化合物半導体層44を中心にして対称または非対称に形
成する実施形態以外にも、第1緩衝層は第1または第2
方法で説明したようなドープ(アンドープ)及びアンド
ープ(ドープ)半導体物質層を交互に形成し、第2緩衝
層は第6または第7方法で説明したような順次にドーピ
ング濃度が濃く(薄く)なる半導体物質層より形成す
る、という組み合わせも可能である。
【0070】以上述べたような第1および第2緩衝層の
構成によって、ベース基板と化合物半導体層間に現れる
応力分布差が最小化され、その結果として前記分布差に
起因するクラック発生が最小化することができる。
【0071】また、ベース基板と化合物半導体層44と
の間に形成される第1緩衝層として、形成後にベース基
板と共に除去する条件で、化合物半導体層を構成する物
質と異なる物質からなる層を形成しても良い。
【0072】以下本発明の製造方法を、半導体基板、第
1緩衝層、および第2緩衝層としてGaN基板を、ドー
パントとしてシリコンを用いた場合を例にとってさらに
具体的に説明する。
【0073】以下、第2緩衝層が、第1緩衝層と同一の
構成で形成されることを特徴とする半導体基板の形成方
法について説明する。
【0074】GaN層形成のための前駆体としてGa金
属とNH3を使用し、キャリアガスとしてはN2ガスを使
用する。また、成長法としてはHPVE法を適用し、成
長のためのファーネスとしては水平オープンフローリア
クタを使用する。
【0075】まず基板(例えばサファイア基板)をリア
クタ内にローディングした後で、必要に応じて基板の表
面を処理する。例えばNH3ガス及びHClガスを使用
した表面処理が挙げられる。その後、第1緩衝層(図3
の42)として、厚さ27〜33μmのGaN層を連続
的に形成した後で、化合物半導体層(図3の44)とし
てシリコンドーピングされたGaN層を225〜275
μmの厚みに形成する。ここで化合物半導体層は、時間
当り60μmほどの成長速度でシリコンをドーピングし
つつ形成することが好ましい。続いて、得られたシリコ
ンドープGaN層上に第2緩衝層(図3の46)として
シリコンドーピングされたGaN層を厚さ18〜22μ
mに形成する。その後、所定時間、GaN層が形成され
た基板をリアクタから取り出して、ベース基板を分離し
GaN基板を得る。
【0076】ここで、第1緩衝層として形成されたGa
N層を形成する過程を詳細に説明する。まず基板上にG
aN層を形成した後で、形成されたGaN層上に、ドー
パントソースガスとしてSiH2Cl2を所定流量でフロ
ーさせて、シリコンドーピングされたGaN層を2μm
さらに形成する。所望の層厚さになるまで、これら2層
を交互に積層する。
【0077】上記第1緩衝層と同様の方法で第2緩衝層
としてのGaN層を形成することができる。
【0078】次に、第2緩衝層は、第1緩衝層のドーピ
ング濃度分布と対称的なドーピング濃度分布を有するこ
とを特徴とする半導体基板の形成方法について説明す
る。基本的に、上述した第1および第2緩衝層が同一の
構成で形成される基板の形成方法と同じ条件で実施され
るが、第1および第2緩衝層として形成されるGaN層
は異なる過程により形成される。
【0079】まず、第1緩衝層として形成されたGaN
層は、GaN層5層(以下、第1〜第5GaN層)を順
次に連続して形成する方法により形成されるが、各層の
ドーピング濃度を異ならせる。
【0080】具体的に、第1GaN層はドーパントドー
ピングなしに形成され、第2GaN層はドーパントソー
スガスとしてSiH2Cl2を化合物半導体層44上にフ
ローさせながら形成される。同様に、第3〜第5GaN
層もそれぞれ順次のドーパントソースガスのドーパント
濃度を濃くしながらフローさせて形成される。このよう
にして、第1〜第5GaN層、すなわち第1緩衝層がド
ーピング濃度が順次濃くなるドーピング濃度勾配を有す
べく形成される。もちろん、第5GaN層にとどまら
ず、所望の濃度勾配が得られるようにさらに積層しても
よい。
【0081】一方、第2緩衝層においては、GaN層5
層(以下、第6〜第10GaN層)をドーピング濃度が
順次薄くなるように形成する。具体的に、化合物半導体
層44上に先ずに形成される第6GaN層は、化合物半
導体層44上にドーピング濃度が最も濃くなるようにド
ーピングソースガスをフローしながら形成する。以降、
第7〜第9GaN層を、それぞれドーピング濃度が順次
薄くなるようにドーピングソースガスをフローさせつつ
形成し、第10GaN層をドーピングなしに形成する。
もちろん、第9GaN層にとどまらず、所望の濃度勾配
が得られるようにさらに積層してもよい。
【0082】
【実施例】<実施例1>本発明者はIII−V族化合物
半導体基板の一つとしてGaN基板を形成するために、
次のような実験をした。この時、GaN層形成のための
前駆体としてGa金属とNH3を使用し、キャリアガス
としてはN2ガスを使用した。また、成長法としてはH
PVE法を適用し、成長のためのファーネスとしては水
平オープンフローリアクタを使用した。
【0083】具体的な過程を説明すれば、まずサファイ
ア基板をリアクタ内にローディングした後で、NH3
ス及びHClガスを使用して前記サファイア基板の表面
を処理する。その後、第1緩衝層(図3の42)とし
て、厚さ30μmのシリコンドーピングされたGaN層
を連続的に形成した後で、ドープ化合物半導体層(図3
の44)としてシリコンドーピングされたGaN層を2
50μmほどの厚みに形成する。続いて、前記250μ
m厚みのGaN層上に第2緩衝層(図3の46)として
シリコンドーピングされたGaN層を20μmほどの厚
みに形成する。その後、1時間かけて前記GaN層が形
成されたサファイア基板を前記リアクタから取り出して
GaN基板を得た。このようにして形成されたGaN基
板は、クラックが最小化されていた。
【0084】ここで、第1緩衝層として形成された厚さ
30μmのGaN層が形成された過程をさらに具体的に
説明すれば、まずサファイア基板上に厚さ3μm程度に
GaN層を形成し、形成されたGaN層上に、SiH2
Cl2を1sccmほどの割合でフローさせて、シリコ
ンドーピングされたGaN層を2μmさらに形成する。
このような2層(すなわちアンドープGaN層およびシ
リコンドープGaN層)を交互に積層することによっ
て、6層のGaN層が形成されて30μmのGaN層が
形成された。
【0085】また、前記2層を入れ替わり積層する方法
で4層のGaN層が形成されて前記20μm厚みのGa
N層(第2緩衝層)が形成された。
【0086】また、前記250μm厚みのGaN層(化
合物半導体層)は時間当り60μmほどの成長速度でシ
リコンをドーピングしつつ形成された。
【0087】サファイア基板を分離し、本発明の半導体
基板を得た。
【0088】<実施例2>第1実験例と同じ条件下で実
施されるが、第1段階及び第2緩衝層として形成された
30μmのGaN層及び20μm厚みのGaN層は第1
実験例と異なる過程により形成された。
【0089】まず、第1緩衝層として形成された前記3
0μmのGaN層は6μm厚みのGaN層5層(以下、
第1ないし第5GaN層という)を順次に連続して形成
する方法により形成されるが、各層のドーピング濃度を
異ならせた。
【0090】具体的に、第1GaN層はドーパントドー
ピングなしに形成され、第2GaN層はドーパントソー
スガスとして0.1sccmほどSiH2Cl2を化合物
半導体層44上にフローさせつつ、第3ないし第5Ga
N層はそれぞれ0.2、0.3、0.4sccmほどの
SiH2Cl2がフローされつつ形成され、第1ないし第
5GaN層、すなわち30μmのGaN層がドーピング
濃度が順次濃くなるドーピング濃度勾配を有するように
形成された。
【0091】一方、第2緩衝層として化合物半導体層4
4上に形成された前記20μm厚みのGaN層は4μm
厚みのGaN層5層(以下、第6ないし第10GaN層
という)を順次に連続して形成する方法により形成され
るが、前記30μm厚みのGaN層(第1緩衝層)と同
様に各層のドーピング濃度を異ならせる方法で形成され
た。ただし、前記第1ないし第5GaN層を形成する時
とは反対に各GaN層のドーピング濃度勾配が反対に、
すなわちドーピング濃度が順次薄くなるように形成され
た。
【0092】具体的に、化合物半導体層44上に先ずに
形成される第6GaN層は、化合物半導体層44上に
0.4sccm程度のSiH2Cl2がフローされつつ形
成されてドーピング濃度が最も濃くなり、第7ないし第
9GaN層はそれぞれ0.3、0.2、0.1sccm
程度のSiH2Cl2が化合物半導体層44上にフローさ
れつつ形成されて各層のドーピング濃度が順次薄くな
り、第10GaN層はドーピングなしに形成された。そ
の後の過程は第1実験例と同一に進められた。
【0093】図13は、本発明の実施例により形成され
た直径2インチ、厚さ300μmのGaN基板の表面状
態を確認できる写真であり、図14は従来の方法で形成
された同じ直径及び厚さで形成されたGaN基板の表面
状態を確認できる写真である。
【0094】図13及び図14で確認できるように、本
発明により形成されたGaN基板にはクラックが生じて
いないが、従来の方法により形成されたGaN基板には
クラック100が生じていた。
【0095】前述の説明において多くの事項が具体的に
記載されているが、それらは発明の範囲を限定するもの
というより、好ましい実施形態の例示として解釈さるべ
きである。
【0096】
【発明の効果】前述の如く、ベース基板及びメインの基
板である化合物半導体層間に応力緩和のための緩衝層が
形成された後で、化合物半導体層が形成されることによ
って、好ましくは化合物半導体層上に第2の緩衝層がさ
らに形成されることによって、ベース基板と化合物半導
体層間に生じる応力分布差が最小化され、その結果とし
て前記分布差に起因するクラック発生が最小化され、高
品質の化合物半導体基板、例えば高品質のIII−V族
化合物半導体としてGaN基板を得ることができる。
【図面の簡単な説明】
【図1】 従来技術によるGaN基板製造方法を説明す
るための断面図である。
【図2】 図1に示された従来技術によるGaN基板製
造方法の問題点を説明するための断面図であって、矢印
は応力をあらわす。
【図3】 本発明の製造方法によって製造される半導体
基板の断面図である。
【図4】 本発明において、ベース基板を分離した状態
の電気伝導性を有する化合物半導体基板である。
【図5】 本発明の製造方法における、第1緩衝層の第
1形成方法を段階別に示す断面図である。
【図6】 本発明の製造方法における、第1緩衝層の第
1形成方法を段階別に示す断面図である。
【図7】 本発明の製造方法における、第1緩衝層の第
1形成方法を段階別に示す断面図である。
【図8】 本発明の製造方法における、第1緩衝層の第
1形成方法を段階別に示す断面図である。
【図9】 本発明の製造方法における、第1緩衝層の第
2形成方法を段階別に示す断面図である。
【図10】 本発明の製造方法における、第1緩衝層の
第2形成方法を段階別に示す断面図である。
【図11】 本発明の製造方法における、第2緩衝層の
第6形成方法を段階別に示す断面図である。
【図12】 本発明の製造方法における、第2緩衝層の
第7形成方法を段階別に示す断面図である。
【図13】 本発明の実施例により形成された、直径2
インチ、厚さ300μmのGaN基板の表面状態を示し
た写真である。
【図14】 従来技術により形成された、直径2イン
チ、厚さ300μmのGaN基板の表面状態を示した写
真である。
【符号の説明】
10 サファイア基板、 12 GaN層 12a 圧縮応力 10a 引張応力 40 ベース基板 42、48、50 第1緩衝層 42a ドープ化合物半導体層 42b アンドープ化合物半導体層 42c〜42g 第1〜第5ドープ化合物半導体層 44 半導体層 46、52 第2緩衝層 100 クラック
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4G077 AA03 BE15 DB01 EB01 EF03 EF04 FJ03 TB03 TC14 TC16 TK01 TK11 5F045 AA04 AB14 AC19 AF02 AF09 BB12 CA10 CA12 CB02 DA53

Claims (27)

    【特許請求の範囲】
  1. 【請求項1】 ベース基板を準備する第1段階と、 前記ベース基板上に第1緩衝層を形成する第2段階と、 前記第1緩衝層上に半導体層を形成する第3段階と、 前記ベース基板を分離する第4段階とを含むことを特徴
    とする半導体基板の製造方法。
  2. 【請求項2】 第3段階と第4段階との間に、前記半導
    体層上に第2緩衝層を形成する段階をさらに含むことを
    特徴とする請求項1に記載の製造方法。
  3. 【請求項3】 前記ベース基板は、サファイア基板また
    は炭化珪素基板であることを特徴とする請求項1または
    2に記載の製造方法。
  4. 【請求項4】 前記第2緩衝層は、前記第1緩衝層と同
    一の構成で形成されることを特徴とする請求項2または
    3に記載の製造方法。
  5. 【請求項5】 前記第2緩衝層は、前記第1緩衝層のド
    ーピング濃度分布と対称的なドーピング濃度分布を有す
    るように形成されることを特徴とする請求項2または3
    に記載の製造方法。
  6. 【請求項6】 前記第2緩衝層は、前記第1緩衝層のド
    ーピング濃度分布と非対称的なドーピング濃度分布を有
    するように形成されることを特徴とする請求項2または
    3に記載の製造方法。
  7. 【請求項7】 前記第1緩衝層は、ドーピング濃度が相
    異なる複数の半導体物質層より形成されることを特徴と
    する請求項1〜6のいずれか一項に記載の製造方法。
  8. 【請求項8】 前記複数の半導体物質層を形成する段階
    は、 前記ベース基板上にドープ半導体物質層を形成する段階
    と、 前記ドープ半導体物質層上にアンドープ半導体物質層を
    形成する段階とを含むことを特徴とする請求項7に記載
    の製造方法。
  9. 【請求項9】 前記アンドープ半導体物質層上に、ドー
    プ半導体物質層とアンドープ半導体物質層とをこの順番
    で少なくとも一回形成する段階をさらに含むことを特徴
    とする請求項8に記載の製造方法。
  10. 【請求項10】 前記複数の半導体物質層を形成する段
    階は、 前記ベース基板上にアンドープ半導体物質層を形成する
    段階と、 前記アンドープ半導体物質層上にドープ半導体物質層を
    形成する段階とを含むことを特徴とする請求項7に記載
    の製造方法。
  11. 【請求項11】 前記ドープ半導体物質層上に、前記ア
    ンドープ半導体物質層と前記ドープ半導体物質層とをこ
    の順番で少なくとも一回形成する段階をさらに含むこと
    を特徴とする請求項10に記載の製造方法。
  12. 【請求項12】 前記第1緩衝層は、ドーピング濃度が
    順次濃くなる半導体物質層より形成されることを特徴と
    する請求項1〜6のいずれか一項に記載の製造方法。
  13. 【請求項13】 前記ドーピング濃度が順次濃くなる半
    導体物質層を形成する段階は、 前記ベース基板上にアンドープ半導体物質層を形成する
    段階と、 前記アンドープ半導体物質層上に、ドーピング濃度が順
    次濃くなるようにドープ半導体物質層を形成する段階と
    を含むことを特徴とする請求項12に記載の製造方法。
  14. 【請求項14】 ドーピング濃度が順次濃くなるように
    形成された前記ドープ半導体物質層は、異なるドーピン
    グ濃度を有する複数の半導体物質層をドーピング濃度の
    薄い順に積層することにより形成されることを特徴とす
    る請求項13に記載の製造方法。
  15. 【請求項15】 前記第2緩衝層は、前記半導体層上
    に、ドーピング濃度が相異なる複数の半導体物質層より
    形成されることを特徴とする請求項2〜6のいずれか一
    項に記載の製造方法。
  16. 【請求項16】 前記複数の半導体物質層を形成する段
    階は、 前記半導体層上にドープ半導体物質層を形成する段階
    と、 前記ドープ半導体物質層上にアンドープ半導体物質層を
    形成する段階とを含むことを特徴とする請求項15に記
    載の製造方法。
  17. 【請求項17】 前記アンドープ半導体物質層上に、ド
    ープ半導体物質層とアンドープ半導体物質層とをこの順
    番で少なくとも一回形成する段階をさらに含むことを特
    徴とする請求項16に記載の製造方法。
  18. 【請求項18】 前記複数の半導体物質層を形成する段
    階は、 前記半導体層上にアンドープ半導体物質層を形成する段
    階と、 前記アンドープ半導体物質層上にドープ半導体物質層を
    形成する段階とを含むことを特徴とする請求項15に記
    載の製造方法。
  19. 【請求項19】 前記ドープ半導体物質層上に、アンド
    ープ半導体物質層とドープ半導体物質層とをこの順番で
    少なくとも一回形成することを特徴とする請求項18に
    記載の製造方法。
  20. 【請求項20】 前記第2緩衝層は、前記半導体層上
    で、ドーピング濃度が順次濃くなる半導体物質層より形
    成されることを特徴とする請求項2〜19のいずれか一
    項に記載の製造方法。
  21. 【請求項21】 前記ドーピング濃度が順次濃くなる半
    導体物質層を形成する段階は、 前記半導体層上にアンドープ半導体物質層を形成する段
    階と、 前記アンドープ半導体物質層上に、ドーピング濃度が順
    次濃くなるようにドープ半導体物質層を形成する段階と
    を含むことを特徴とする請求項20に記載の製造方法。
  22. 【請求項22】 ドーピング濃度が順次濃くなるように
    形成された前記ドープ半導体物質層は、異なるドーピン
    グ濃度を有する複数の半導体物質層をドーピング濃度の
    薄い順に積層することにより形成されることを特徴とす
    る請求項21に記載の製造方法。
  23. 【請求項23】 前記第2緩衝層は、前記半導体層上
    で、ドーピング濃度が順次薄くなる半導体物質層より形
    成されることを特徴とする請求項2〜19のいずれか一
    項に記載の製造方法。
  24. 【請求項24】 前記ドーピング濃度が順次薄くなる半
    導体物質層を形成する段階は、 前記半導体層上に、ドーピング濃度が順次薄くなるよう
    にドープ半導体物質層を形成する段階と、 前記ドープ半導体物質層上にアンドープ半導体物質層を
    形成する段階とを含むことを特徴とする請求項23に記
    載の製造方法。
  25. 【請求項25】 ドーピング濃度が順次薄くなるように
    形成された前記ドープ半導体物質層は、異なるドーピン
    グ濃度を有する複数の半導体物質層をドーピング濃度の
    高い順に積層することにより形成されることを特徴とす
    る請求項24に記載の製造方法。
  26. 【請求項26】 前記半導体層は、伝導性を有するII
    I−V族化合物半導体層より形成されることを特徴とす
    る請求項1〜25のいずれか一項に記載の製造方法。
  27. 【請求項27】 前記III−V族化合物半導体層は、
    シリコンドーピングされたGaN層であることを特徴と
    する請求項26に記載の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006143581A (ja) * 2004-11-23 2006-06-08 Samsung Corning Co Ltd 窒化ガリウム単結晶厚膜およびその製造方法
WO2009090840A1 (ja) * 2008-01-18 2009-07-23 Sumitomo Electric Industries, Ltd. 窒化ガリウムの結晶成長方法および窒化ガリウム基板の製造方法
JP2011126745A (ja) * 2009-12-18 2011-06-30 Hitachi Cable Ltd Iii族窒化物半導体基板及びその製造方法
JP2011162407A (ja) * 2010-02-12 2011-08-25 Hitachi Cable Ltd 窒化物半導体結晶、窒化物半導体自立基板の製造方法および窒化物半導体デバイス
JP2013227222A (ja) * 2013-07-23 2013-11-07 Hitachi Cable Ltd 窒化物半導体結晶
JP2015096453A (ja) * 2013-11-15 2015-05-21 古河機械金属株式会社 Iii族窒化物半導体自立基板の製造方法
JP7491942B2 (ja) 2019-11-21 2024-05-28 日本碍子株式会社 13族元素窒化物結晶層、自立基板および機能素子

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007043493A1 (en) 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5560528B2 (ja) * 2008-01-28 2014-07-30 住友電気工業株式会社 Iii族窒化物単結晶インゴットの製造方法、及びiii族窒化物単結晶基板の製造方法
WO2010064590A1 (en) * 2008-12-01 2010-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8749030B2 (en) * 2009-05-29 2014-06-10 Soraa, Inc. Surface morphology of non-polar gallium nitride containing substrates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03161922A (ja) * 1989-11-20 1991-07-11 Nec Corp 異種基板上への3―5族化合物半導体のヘテロエピタキシャル成長法
US5290393A (en) * 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
JP2685030B2 (ja) * 1995-05-26 1997-12-03 日本電気株式会社 半導体装置及びその製造方法
US5985687A (en) * 1996-04-12 1999-11-16 The Regents Of The University Of California Method for making cleaved facets for lasers fabricated with gallium nitride and other noncubic materials
US5905275A (en) * 1996-06-17 1999-05-18 Kabushiki Kaisha Toshiba Gallium nitride compound semiconductor light-emitting device
DE19653646A1 (de) * 1996-12-20 1998-06-25 Hoechst Ag Substituierte Purinderivate, Verfahren zu deren Herstellung, sie enthaltende Mittel und deren Verwendung
US5927995A (en) * 1997-04-09 1999-07-27 Hewlett-Packard Company Reduction of threading dislocations by amorphization and recrystallization
KR100450781B1 (ko) * 1997-08-20 2004-11-16 삼성전자주식회사 Gan단결정제조방법
KR100450785B1 (ko) * 1997-12-23 2004-11-16 삼성전기주식회사 질화갈륨후막제조방법
KR100610360B1 (ko) * 1998-09-28 2006-11-10 유지범 갈륨나이트라이드 기판 및 그 제조방법
JP2954203B1 (ja) * 1998-09-30 1999-09-27 株式会社東芝 光導波素子の製造方法
KR100304881B1 (ko) * 1998-10-15 2001-10-12 구자홍 Gan계화합물반도체및그의결정성장방법
KR100358428B1 (ko) * 1999-02-22 2002-10-25 주식회사 옵토웨이퍼테크 질화물계 화합물 반도체기판의 제조방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006143581A (ja) * 2004-11-23 2006-06-08 Samsung Corning Co Ltd 窒化ガリウム単結晶厚膜およびその製造方法
JP4682328B2 (ja) * 2004-11-23 2011-05-11 サムスンコーニング精密素材株式会社 窒化ガリウム単結晶厚膜およびその製造方法
WO2009090840A1 (ja) * 2008-01-18 2009-07-23 Sumitomo Electric Industries, Ltd. 窒化ガリウムの結晶成長方法および窒化ガリウム基板の製造方法
JP2011126745A (ja) * 2009-12-18 2011-06-30 Hitachi Cable Ltd Iii族窒化物半導体基板及びその製造方法
JP2011162407A (ja) * 2010-02-12 2011-08-25 Hitachi Cable Ltd 窒化物半導体結晶、窒化物半導体自立基板の製造方法および窒化物半導体デバイス
JP2013227222A (ja) * 2013-07-23 2013-11-07 Hitachi Cable Ltd 窒化物半導体結晶
JP2015096453A (ja) * 2013-11-15 2015-05-21 古河機械金属株式会社 Iii族窒化物半導体自立基板の製造方法
JP7491942B2 (ja) 2019-11-21 2024-05-28 日本碍子株式会社 13族元素窒化物結晶層、自立基板および機能素子

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