JP5039920B2 - 改善された熱伝導率をもつ歪みシリコン材料を形成するための方法 - Google Patents
改善された熱伝導率をもつ歪みシリコン材料を形成するための方法 Download PDFInfo
- Publication number
- JP5039920B2 JP5039920B2 JP2007524976A JP2007524976A JP5039920B2 JP 5039920 B2 JP5039920 B2 JP 5039920B2 JP 2007524976 A JP2007524976 A JP 2007524976A JP 2007524976 A JP2007524976 A JP 2007524976A JP 5039920 B2 JP5039920 B2 JP 5039920B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- sige
- substrate
- alloy
- composite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 21
- 239000002210 silicon-based material Substances 0.000 title 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 94
- 229910052710 silicon Inorganic materials 0.000 claims description 41
- 239000000956 alloy Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 40
- 229910045601 alloy Inorganic materials 0.000 claims description 39
- 229910052732 germanium Inorganic materials 0.000 claims description 35
- 238000000151 deposition Methods 0.000 claims description 24
- 239000002131 composite material Substances 0.000 claims description 21
- 230000008021 deposition Effects 0.000 claims description 16
- 239000000203 mixture Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 description 7
- 239000012212 insulator Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001948 isotopic labelling Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
- H01L21/02507—Alternating layers, e.g. superlattice
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
Description
本発明は、電子デバイスの製造に関し、より具体的には、ＳｉＧｅ合金が改善された熱伝導率を有する、歪みＳｉ及びＳｉＧｅ合金フィルムを形成するためのプロセスに関する。
引張り歪みをもつシリコン層は、高性能ＣＭＯＳデバイスにおいて用いるのに関心がもたれている。歪みＳｉ層における改善された電荷キャリアの移動度は、デバイスにおける幾何学的スケーリングの必要なしで、高められたＦＥＴ性能（より高いオン状態の電流）を可能にする。歪みＳｉ層は、典型的には、Ｓｉ層を緩和シリコン・ゲルマニウム（ＳｉＧｅ）層上に成長させることにより形成される。デバイスの用途に応じて、ＳｉＧｅ層は、バルクＳｉ基板上に成長させてもよいし、又は、絶縁層の上部に形成してシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）ウエハを生成してもよい。緩和ＳｉＧｅ層上の歪みＳｉは、Ｓｉ／ＳｉＧｅ二重層構造体として見ることができる。
基板がどのように製造されたかにかかわらず、Ｓｉ／ＳｉＧｅ二重層構造体におけるデバイス製造にとっての実質的な障害は、ＳｉＧｅ合金材料の不良な熱伝導率である。このことは、二重層構造体上に製造されたトランジスタの電気特性を低下させることが明らかになっている。純粋なＳｉの場合におけるほど熱を迅速に伝送できないため、デバイスのチャネル領域における温度が上昇し、これによって電荷キャリアの移動度が低下する。
通常、格子内の構成原子の質量変動は、結晶内のフォトンの寿命を減少させ、これは次いで、熱伝導率の減少をもたらす。ＳｉＧｅランダム合金の場合には、Ｓｉ原子とＧｅ原子との間、並びに、Ｓｉ及びＧｅの種々の同位体における質量変動は、熱伝導率の減少をもたらす。天然に生ずるＳｉ及びＧｅをもつ典型的なランダムＳｉＧｅ合金においては、Ｓｉは３つの同位体２８Ｓｉ、２９Ｓｉ及び３０Ｓｉを有し、Ｇｅは５つの同位体７０Ｇｅ、７２Ｇｅ、７３Ｇｅ、７４Ｇｅ及び７６Ｇｅを有する。ＳｉＧｅ材料の熱伝導率は、ＳｉＧｅ形成に同位体標識ガス源を用いる堆積により改善することができ、これは、Ｓｉ及びＧｅそれぞれの同位体の質量変動を最小にする。特許文献１は、シラン（ＳｉＨ４）ガス及びゲルマン（ＧｅＨ４）ガスを用いることによりＳｉＧｅ層を形成することを提案し、ここで２８Ｓｉ及び７０Ｇｅの同位体濃度は両方共９５％より大きい。（同様に同位体で標識することができる）Ｓｉの層は、このＳｉＧｅ層の上に堆積される。この技術は、バルクＳｉ基板又はＳＯＩ基板上の、同位体の質量変動が減少された緩和ＳｉＧｅ合金層上に歪みＳｉの二重層構造体をもたらす。図１及び図２は、ＳＯＩ基板上でのこの技術の適用例を示す。典型的なＳＯＩ基板１０は、Ｓｉ基板１上に絶縁層２及び基板層３を有する（図１）。同位体標識Ｓｉ及びＧｅのための原料ガス２１、２２が堆積プロセスにおいて用いられて、ランダムＳｉＧｅ合金層４を形成する（図２）。同位体標識は、ＳｉＧｅ層の質量変動を低下させ、これにより、その熱伝導率を改善するように作用する。
（本出願と同じ譲受人に譲渡された特許文献２に説明されるように、）熱混合プロセスを採用して、基板層３を質量変動が減少したＳｉＧｅ層４と混合して、緩和ＳｉＧｅ層５を絶縁体２上に生成することができる（図３）。この構造体は、したがって、緩和ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板として見ることができ、図４に示すように、この上に、Ｓｉ層６を形成して、歪みＳｉ層を与えることができる。
ＣＭＯＳデバイスにおける歪みＳｉ層の利点を実現するために、ＳｉＧｅ合金層における熱伝導率が改善されたＳｉ／ＳｉＧｅ二重層構造体を提供する必要性がある。複雑さを加えることなく、かつＳｉ及びＧｅのために同位体標識原料ガスを用いる費用なしで、質量変動が減少された緩和ＳｉＧｅ層を形成することが望ましい。
本発明は、ＳｉＧｅのランダム合金のものより大きい熱伝導率を有するＳｉＧｅ層を基板上に形成するための方法を提供する。この方法においては、第１の堆積ステップにおいて、Ｓｉ又はＧｅの第１の層が堆積され、第２の堆積ステップにおいて、他方の要素の第２の層が堆積され、第１の堆積ステップ及び第２の堆積ステップが繰り返されて、複数のＳｉ層と複数のＧｅ層とを有する複合ＳｉＧｅ層が形成される。Ｓｉ層及びＧｅ層のそれぞれの厚さは、複合ＳｉＧｅ層の望ましい構成比による（例えば、１：１の比率は、典型的には、Ｓｉ０．５Ｇｅ０．５を形成するように、各々が約Å厚さのＳｉ層及びＧｅ層により実現される）。Ｓｉ層及びＧｅ層は歪まされるが、これらは十分に薄いので、歪み緩和転位が形成されることはない。複合ＳｉＧｅ層は、Ｓｉ及びＧｅのランダム合金のものより大きい熱伝導率を有するＳｉ及びＧｅのデジタル合金として特徴付けられる。この方法は、さらに、Ｓｉ層を複合ＳｉＧｅ層に堆積するステップをさらに含み、複合ＳｉＧｅ層は、緩和ＳｉＧｅ層として特徴付けられ、Ｓｉ層は歪みＳｉ層である。ＳｉＧｅ層におけるより大きな熱伝導率のためには、第１の層及び第２の層は、各々が、本質的に、単一の同位体で構成されるように堆積することができる。
本発明の別の態様によれば、半導体デバイスを製造するための方法が提供される。この方法は、ＳｉＧｅのデジタル合金の層を基板上に形成するステップと、Ｓｉ層をＳｉＧｅのデジタル合金上に形成するステップと、を含む。ＳｉＧｅのデジタル合金は、Ｓｉ及びＧｅのランダム合金のものより大きい熱伝導率を有する。デジタル合金層は、さらに、緩和ＳｉＧｅ層として特徴付けることができ、Ｓｉ層は歪みＳｉ層である。本発明の特定の実施形態によれば、デジタル合金層は、Ｓｉ及びＧｅの複数の交互の副層を含む。これらの副層は、ＳｉＧｅのデジタル合金の望ましい構成比による厚さで形成される。副層の各々は、本質的に、単一の同位体で構成することができる。
本発明のさらに別の態様によれば、基板上のＳｉＧｅのデジタル合金の層と、ＳｉＧｅのデジタル合金上のＳｉ層とを含む半導体デバイスが提供され、ＳｉＧｅのデジタル合金は、Ｓｉ及びＧｅのランダム合金のものより大きい熱伝導率を有する。デジタル合金層は、緩和ＳｉＧｅ層として特徴付けることができ、ＳｉＧｅ層上のＳｉ層は歪みＳｉ層として特徴付けることができる。デジタル合金層は、Ｓｉ及びＧｅの複数の交互の副層を含む。基板は、バルクＳｉ基板であってもよいし、バルクＳｉ基板上に成長されたランダムＳｉＧｅ合金層であってもよいし、或いはＳＯＩ又はＳＧＯＩ構造体であってもよい。
本発明によれば、ＳｉＧｅ合金の層が基板（典型的には、バルクＳｉ、バルクＳｉ上に成長されたＳｉＧｅ、或いはＳＯＩ又はＳＧＯＩ）上に形成され、ＳｉＧｅ合金層は質量変動が減少されており、したがって、ランダムＳｉＧｅ合金の層より高い熱伝導率を有する。これは、ＳｉＧｅ層を、ランダム合金ではなく、順序付けられたデジタル合金として形成することにより達成される。
図５は、本発明のプロセスにより形成されたＳｉＧｅデジタル合金を示す。基板１０（ここでは、バルク基板１上に基板層３及び絶縁体２をもつＳＧＯＩ構造体として示される）は、Ｓｉ源５１及びＧｅ源５２を用いて、Ｓｉ又はＧｅのいずれかの層を基板上に堆積することができる処理チャンバ内に置かれる。超高真空ＣＶＤ（ＵＨＶＣＶＤ）及び好ましくは６５０℃より低い温度における低温エピタキシー（ＬＴＥ）を含む様々な堆積技術を用いることができる。
Ｓｉの薄層４１が基板上に堆積され、Ｇｅの薄層４２が層４１に堆積される。Ｓｉ及びＧｅの交互の層４３、４４等は、Ｓｉ／Ｇｅの望ましい合計厚さに到達するまで堆積される。Ｓｉ層及びＧｅ層の相対厚さは、望ましい構成比により調整される。例えば、ＳｉＧｅ層の全体を９０％Ｓｉにすべき場合には、Ｓｉの層４１及び層４３の各々は、典型的には９０Å厚さにし、Ｇｅの層４２及び層４４の各々は、典型的には１０Å厚さにする。Ｓｉ層及びＧｅ層の合計数は、複合層５０の望ましい厚さに応じて決まり、これはデバイスの用途に応じて、数百Åからミクロンほどまで異なることができる。例えば、ＳｉＧｅ層を５０％Ｓｉで５００Å厚さにすべき場合には、典型的には、１０Å厚さの５０のＳｉ及びＧｅの副層（各々２５）にする。副層の最適な厚さは、主として、これらの層をプレーナ法により成長させ、欠陥形成を最小にする能力に応じて決まる。Ｓｉ及びＧｅの副層は、典型的には、歪まされるため、歪み緩和転位が形成される厚さがある。緩和Ｓｉのものに近い（基板表面に平行の）面内格子パラメータをもつ基板においては、Ｇｅ副層は１０から２０Åを超えるべきではないが、Ｓｉ副層は数百Åまでになってもよい。緩和Ｇｅのものに近い面内格子パラメータをもつ基板においては、Ｓｉ副層は１０から２０Åを超えるべきではないが、Ｇｅ副層は数百Åまでになってもよい。
さらに、基板層３における質量変動の効果を制限することが望ましい（例えば、基板がＳＧＯＩである場合には、層３自体がＳｉＧｅである）。このことは、層３の厚さが層５０のほんの何分の一かになるように層３を薄くすることにより（例えば、研磨することにより）、Ｓｉ／Ｇｅ副層４１、４２等の堆積前に行うことができる。層５０が５００Å厚さであり、Ｓｉ及びＧｅの各々が２５の副層を含む上述の例においては、層３は５０Åまで薄くすることができる。
Ｓｉ及びＧｅのすべての交互の副層を含む複合層５０は、超格子として見ることができ、より具体的には、ＳｉＧｅの順序付けられた合金又はデジタル合金として見ることができる。各々の副層には１つの要素だけが存在するため、複合層における質量変動は、ランダム合金層におけるより少ないことに注目されたい。したがって、Ｓｉ／Ｇｅ複合層５０の熱伝導率は、通常通りに堆積されたＳｉＧｅ層より大きい。
本実施形態においては、基板の上方層３は、ＳＧＯＩ構造体におけるＳｉＧｅ層であり、最初に堆積される副層４１はＳｉである。当業者に理解されるように、この構成は、基板と堆積された層との間の好ましい界面という利点を与え、具体的には、シリコンの成長が、成長界面における酸素の量を減少させる傾向をもち、これが、より高品質の結晶層をもたらす。
或いは、所望の場合には、最初に堆積される副層はＧｅであってもよい。上述のように、Ｓｉ／Ｇｅ層５０は、さらに、バルクＳｉ上、バルク基板上の既存のＳｉＧｅ上、又はＳＯＩ基板上に形成してもよい。
副層４２、４３、４３等の各々は、成長テンプレートとして作用する基板層３の面内格子パラメータにより求められた格子の不一致により歪まされる。例えば、基板層３が完全に緩和されたＳｉ０．５Ｇｅ０．５層である場合には、Ｓｉ副層は約２．０％の引張り歪みをもち、Ｇｅ副層は約２．２％の圧縮歪みをもつ。しかし、複合層５０は全体として、事実上ゼロの応力を有し、歪みＳｉ層を形成する目的のために、緩和ＳｉＧｅ層として機能する。層５０上に堆積されたＳｉの層６１は、したがって、歪みＳｉ層になり（図６を参照されたい）、Ｓｉ／ＳｉＧｅの複合物６１、５０は、ＳｉＧｅがランダム合金であるＳｉ／ＳｉＧｅ二重層より高い熱伝導率を有する。
本実施形態においては、源５１、５２により送給されたＳｉ及びＧｅ（例えば、それぞれＳｉＨ４ガス及びＧｅＨ４ガス）は同位体で標識されていない。しかし、同位体標識源を用いて、個々のＳｉ及びＧｅの副層において非常に低い質量変動を実現することができ、したがって、Ｓｉ／Ｇｅ層５０の熱伝導率をさらに改善することができる。
本発明は、特定の実施形態について説明されたが、上記の説明を考慮して、幾多の代替的手法、修正、及び変形態様が当業者に明らかであることが明白である。したがって、本発明は、本発明の範囲及び精神並びに特許請求の範囲に入るそうした代替的手法、修正、及び変形態様を包含することを意図する。
Claims (6)
- 基板上にＳｉＧｅ層を形成するための方法であって、
第１の堆積ステップにおいて、Ｓｉ及びＧｅの一方の第１の層を堆積するステップと、
第２の堆積ステップにおいて、Ｓｉ及びＧｅの他方の第２の層を堆積するステップと、
前記第１の堆積ステップと前記第２の堆積ステップを繰り返して、複数のＳｉ層及び複数のＧｅ層を有する複合ＳｉＧｅ層を形成するステップと、を含み、
前記Ｓｉ層及び前記Ｇｅ層のそれぞれの厚さが、前記複合ＳｉＧｅ層のＳｉとＧｅの構成比が１：１になるように選択され、かつ前記Ｇｅ層の厚さは１０Åであり、その結果、前記複合ＳｉＧｅ層が複合Ｓｉ0.5Ｇｅ0.5層として、Ｓｉ及びＧｅのランダム合金のものより大きい熱伝導率を有するＳｉ及びＧｅのデジタル合金として特徴付けられ、さらに、
Ｓｉ層を前記複合ＳｉＧｅ層上に堆積するステップを含む、方法。 - 基板上にＳｉＧｅ層を形成するための方法であって、
第１の堆積ステップにおいて、Ｓｉ及びＧｅの一方の第１の層を堆積するステップと、
第２の堆積ステップにおいて、Ｓｉ及びＧｅの他方の第２の層を堆積するステップと、
前記第１の堆積ステップと前記第２の堆積ステップを繰り返して、複数のＳｉ層及び複数のＧｅ層を有する複合ＳｉＧｅ層を形成するステップと、を含み、
前記Ｓｉ層及び前記Ｇｅ層のそれぞれの厚さが、前記複合ＳｉＧｅ層のＳｉとＧｅの構成比が１：１になるように選択され、かつ前記Ｇｅ層の厚さは１０Åであり、その結果、前記複合ＳｉＧｅ層が複合Ｓｉ 0.5 Ｇｅ 0.5 層として、Ｓｉ及びＧｅのランダム合金のものより大きい熱伝導率を有するＳｉ及びＧｅのデジタル合金として特徴付けられ、
前記第１の層及び前記第２の層の少なくとも一方が単一の同位体で構成される、方法。 - Ｓｉ層を前記複合ＳｉＧｅ層上に堆積するステップをさらに含む、請求項２に記載の方法。
- 前記基板がＳｉ基板の上に重なるＳｉＧｅ層を含む、請求項１または２に記載の方法。
- 前記第１の堆積ステップの前に、前記Ｓｉ基板の上に重なるＳｉＧｅ層を研磨してその厚さを減少させるステップをさらに含む、請求項４に記載の方法。
- 前記第１の層及び前記第２の層の少なくとも一方が単一の同位体で構成される、請求項１に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/710,826 | 2004-08-05 | ||
| US10/710,826 US7247546B2 (en) | 2004-08-05 | 2004-08-05 | Method of forming strained silicon materials with improved thermal conductivity |
| PCT/US2005/027691 WO2006017640A1 (en) | 2004-08-05 | 2005-08-04 | Method of forming strained silicon materials with improved thermal conductivity |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2008509562A JP2008509562A (ja) | 2008-03-27 |
| JP2008509562A5 JP2008509562A5 (ja) | 2008-07-17 |
| JP5039920B2 true JP5039920B2 (ja) | 2012-10-03 |
Family
ID=35756559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007524976A Expired - Fee Related JP5039920B2 (ja) | 2004-08-05 | 2005-08-04 | 改善された熱伝導率をもつ歪みシリコン材料を形成するための方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7247546B2 (ja) |
| EP (1) | EP1790003A4 (ja) |
| JP (1) | JP5039920B2 (ja) |
| KR (1) | KR101063698B1 (ja) |
| CN (1) | CN1993819B (ja) |
| TW (1) | TWI377603B (ja) |
| WO (1) | WO2006017640A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7354889B2 (ja) | 2020-03-17 | 2023-10-03 | 住友金属鉱山株式会社 | 装置の分解方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586116B2 (en) | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Semiconductor device having a semiconductor-on-insulator configuration and a superlattice |
| JP2009536464A (ja) * | 2006-05-05 | 2009-10-08 | メアーズ テクノロジーズ， インコーポレイテッド | 絶縁体上に半導体が存在する配置及び超格子を有する半導体素子並びに関連方法 |
| JP5004072B2 (ja) * | 2006-05-17 | 2012-08-22 | 学校法人慶應義塾 | イオン照射効果評価方法、プロセスシミュレータ及びデバイスシミュレータ |
| US7442599B2 (en) * | 2006-09-15 | 2008-10-28 | Sharp Laboratories Of America, Inc. | Silicon/germanium superlattice thermal sensor |
| DE102007002744B4 (de) * | 2007-01-18 | 2011-11-17 | Infineon Technologies Austria Ag | Halbleiterbauelement |
| US20090166770A1 (en) * | 2008-01-02 | 2009-07-02 | International Business Machines Corporation | Method of fabricating gate electrode for gate of mosfet and structure thereof |
| TWI689467B (zh) | 2010-02-26 | 2020-04-01 | 美商恩特葛瑞斯股份有限公司 | 用以增進離子植入系統中之離子源的壽命及性能之方法與設備 |
| US8779383B2 (en) * | 2010-02-26 | 2014-07-15 | Advanced Technology Materials, Inc. | Enriched silicon precursor compositions and apparatus and processes for utilizing same |
| CN102254954A (zh) * | 2011-08-19 | 2011-11-23 | 中国科学院上海微系统与信息技术研究所 | 含有数字合金位错隔离层的大失配外延缓冲层结构及制备 |
| CN102347267B (zh) * | 2011-10-24 | 2013-06-19 | 中国科学院上海微系统与信息技术研究所 | 一种利用超晶格结构材料制备的高质量sgoi及其制备方法 |
| US8518807B1 (en) * | 2012-06-22 | 2013-08-27 | International Business Machines Corporation | Radiation hardened SOI structure and method of making same |
| US20140220771A1 (en) * | 2013-02-05 | 2014-08-07 | National Tsing Hua University | Worm memory device and process of manufacturing the same |
| US8993457B1 (en) * | 2014-02-06 | 2015-03-31 | Cypress Semiconductor Corporation | Method of fabricating a charge-trapping gate stack using a CMOS process flow |
| US10168459B2 (en) * | 2016-11-30 | 2019-01-01 | Viavi Solutions Inc. | Silicon-germanium based optical filter |
| US10322873B2 (en) * | 2016-12-28 | 2019-06-18 | Omachron Intellectual Property Inc. | Dust and allergen control for surface cleaning apparatus |
| CN109950153B (zh) * | 2019-03-08 | 2022-03-04 | 中国科学院微电子研究所 | 半导体结构与其制作方法 |
| JP7422955B1 (ja) | 2023-04-11 | 2024-01-26 | 三菱電機株式会社 | 半導体受光素子及び半導体受光素子の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319211A (ja) * | 1989-06-15 | 1991-01-28 | Fujitsu Ltd | 化学気相成長装置 |
| JPH04335519A (ja) * | 1991-05-13 | 1992-11-24 | Fujitsu Ltd | 半導体結晶の製造方法 |
| CA2062134C (en) * | 1991-05-31 | 1997-03-25 | Ibm | Heteroepitaxial layers with low defect density and arbitrary network parameter |
| KR0168348B1 (ko) * | 1995-05-11 | 1999-02-01 | 김광호 | Soi 기판의 제조방법 |
| DE19714054A1 (de) * | 1997-04-05 | 1998-10-08 | Daimler Benz Ag | SiGe-Photodetektor mit hohem Wirkungsgrad |
| US6154475A (en) * | 1997-12-04 | 2000-11-28 | The United States Of America As Represented By The Secretary Of The Air Force | Silicon-based strain-symmetrized GE-SI quantum lasers |
| WO2002082514A1 (en) * | 2001-04-04 | 2002-10-17 | Massachusetts Institute Of Technology | A method for semiconductor device fabrication |
| US6867459B2 (en) * | 2001-07-05 | 2005-03-15 | Isonics Corporation | Isotopically pure silicon-on-insulator wafers and method of making same |
| JP2004039735A (ja) | 2002-07-01 | 2004-02-05 | Fujitsu Ltd | 半導体基板及びその製造方法 |
| US6841457B2 (en) * | 2002-07-16 | 2005-01-11 | International Business Machines Corporation | Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion |
| ATE365382T1 (de) * | 2002-11-29 | 2007-07-15 | Max Planck Gesellschaft | Halbleiterstruktur für infrarotbereich und herstellungsverfahren |
-
2004
- 2004-08-05 US US10/710,826 patent/US7247546B2/en active Active
-
2005
- 2005-08-02 TW TW094126263A patent/TWI377603B/zh not_active IP Right Cessation
- 2005-08-04 CN CN2005800260741A patent/CN1993819B/zh active Active
- 2005-08-04 JP JP2007524976A patent/JP5039920B2/ja not_active Expired - Fee Related
- 2005-08-04 WO PCT/US2005/027691 patent/WO2006017640A1/en active Application Filing
- 2005-08-04 KR KR1020077002095A patent/KR101063698B1/ko not_active IP Right Cessation
- 2005-08-04 EP EP05784302A patent/EP1790003A4/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7354889B2 (ja) | 2020-03-17 | 2023-10-03 | 住友金属鉱山株式会社 | 装置の分解方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060027808A1 (en) | 2006-02-09 |
| KR101063698B1 (ko) | 2011-09-07 |
| EP1790003A1 (en) | 2007-05-30 |
| CN1993819A (zh) | 2007-07-04 |
| KR20070042987A (ko) | 2007-04-24 |
| EP1790003A4 (en) | 2011-01-12 |
| WO2006017640B1 (en) | 2006-04-27 |
| TW200607007A (en) | 2006-02-16 |
| US7247546B2 (en) | 2007-07-24 |
| WO2006017640A1 (en) | 2006-02-16 |
| JP2008509562A (ja) | 2008-03-27 |
| CN1993819B (zh) | 2011-07-20 |
| TWI377603B (en) | 2012-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5039920B2 (ja) | 改善された熱伝導率をもつ歪みシリコン材料を形成するための方法 | |
| KR100521708B1 (ko) | 반도체 기판을 제조하는 방법 | |
| US6515335B1 (en) | Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same | |
| US7202512B2 (en) | Construction of thin strain-relaxed SiGe layers and method for fabricating the same | |
| EP1573791B1 (en) | Strained silicon-on-insulator (ssoi) and method to form the same | |
| JP5259954B2 (ja) | 基板上に歪層を製造する方法と層構造 | |
| US7855127B2 (en) | Method for manufacturing semiconductor substrate | |
| JP4686480B2 (ja) | 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。 | |
| JP5065676B2 (ja) | 基板上に歪層を製造する方法及び層構造 | |
| JP2006524426A5 (ja) | ||
| JP2008504678A (ja) | 圧縮歪Ｇｅ層内にＰＭＯＳデバイスを作製する構造および方法（先端ＣＭＯＳ技術への歪Ｇｅの統合） | |
| JP2004039735A (ja) | 半導体基板及びその製造方法 | |
| WO2001073827A1 (fr) | Tranche a semi-conducteurs et procede de production correspondant | |
| JP2006501637A (ja) | シリコン−ゲルマニウム合金及びシリコン−カーボン合金を用いるヘテロ接合電界効果トランジスタ | |
| KR100742680B1 (ko) | 실리콘-게르마늄층을 가진 반도체 웨이퍼 및 그 제조 방법 | |
| WO2006007396A1 (en) | Strained silicon-on-silicon by wafer bonding and layer transfer | |
| TWI257690B (en) | Semiconductor device having a smooth EPI layer and a method for its manufacture | |
| US7560318B2 (en) | Process for forming an electronic device including semiconductor layers having different stresses | |
| JPH11233440A (ja) | 半導体装置 | |
| JP2005260070A (ja) | 半導体ウェハー、及びその製造方法 | |
| Rosenblad et al. | Virtual substrates for the n-and p-type Si-MODFET grown at very high rates | |
| Hoshi et al. | Development of thin SiGe relaxed layers with high-Ge composition by ion implantation method and application to strained Ge channels | |
| JP5553135B2 (ja) | 多層膜構造体の形成方法 | |
| Mooney | Improved CMOS performance via enhanced carrier mobility | |
| Ghyselen et al. | Strained Silicon on Insulator wafers made by the Smart Cut™ technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080602 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120119 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20120119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120313 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120323 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120424 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20120424 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120522 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150720 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |