JP2006505116A5

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Publication number: JP2006505116A5
Application number: JP2004547063A
Authority: JP
Filing date: 2003-10-22
Publication date: 2006-12-07
Anticipated expiration: 2023-10-22

Claims

構造を形成する方法であって、
基板上に、厚みが約２ｎｍ（約２０オングストローム）より小さな空乏領域を備えている層を形成すること、
前記層の一部を除去してトランジスタのゲートを画定して、該ゲートがチャンネル長さを画定すること、
前記ゲートに隣接している前記基板に複数のドーパントを導入してソースおよびドレインを画定すること、および
前記基板を、複数のドーパントが活性化する温度に加熱することを含み、
前記温度が十分に低く、これにより、前記複数のドーパントの少なくとも一部が拡散して高いＯＦＦ電流が誘導されることが防止される、方法。
前記基板が絶縁体層を含む、請求項１に記載の方法。
前記基板が、前記絶縁体層上に設けられた歪み層を含む、請求項２に記載の方法。
前記基板が歪み層を含む、請求項１に記載の方法。
前記歪み層が引張り歪みを有している、請求項４に記載の方法。
前記歪み層が圧縮歪みを有している、請求項４に記載の方法。
前記基板が緩和層を含む、請求項１に記載の方法。
前記基板がゲルマニウムからなっている、請求項１に記載の方法。
誘導されたＯＦＦ電流が、１マイクロメートルあたり１０^−６アンペアより小さい、請求項１に記載の方法。
前記誘導されたＯＦＦ電流が、１マイクロメートルあたり１０^−９アンペアより小さい、請求項９に記載の方法。
複数のドーパントを導入した後、前記ソースの領域に導入された複数のドーパントの一部が、チャンネル付近でソース限界を画定し、基板の加熱後、該ソース限界がゲート下で広がり、その広がる距離はチャンネル長さの１２．５％よりも短い、請求項１に記載の方法。
前記ソース限界におけるドーパント成分の濃度が、少なくとも約１０^１８原子／立方センチメートルである、請求項１１に記載の方法。
複数のドーパントが導入された後、前記ドレインの領域に導入された複数のドーパントの一部が、チャンネル付近でドレイン限界を画定し、基板の加熱後、該ドレイン限界がゲート下で広がり、その広がる距離はチャンネル長さの１２．５％よりも小さい、請求項１に記載の方法。
前記ドレイン限界におけるドーパント成分の濃度が、少なくとも約１０^１８原子／立方センチメートルである、請求項１３に記載の方法。
前記層が半導体からなっており、前記層を形成するステップが、当該層内に複数のゲートドーパントを導入することと、当該層内のゲートドーパントの分布を変化させるために該層を第１の温度に加熱することとを含む、請求項１に記載の方法。
前記半導体がシリコンを含む、請求項１５に記載の方法。
前記半導体がゲルマニウムを含む、請求項１に記載の方法。
前記層が金属元素を含む、請求項１に記載の方法。
前記金属元素が、モリブデン、チタン、タンタル、タングステン、イリジウム、ニッケル、コバルトおよび白金のうちの少なくとも１つを含む、請求項１８に記載の方法。
構造を形成する方法であって、
基板上に設けられたゲート電極層に、第１の複数のドーパントを導入すること、
前記ゲート電極層内の第１の複数のドーパントの分布を変化させるために、当該ゲート電極層を第１の温度に加熱すること、
前記ゲート電極層の一部を除去して、トランジスタのゲートを画定すること、
第２の複数のドーパントを前記ゲートに隣接する前記基板に導入して、ソースおよびドレインを画定すること、および
前記第２の複数のドーパントを活性化させるために、前記基板を第２の温度に加熱することを含み、
前記第２の温度が前記第１の温度よりも低い方法。
前記基板が絶縁体層を含む、請求項２０に記載の方法。
前記基板が、前記絶縁体層上に設けられた歪み層を含む、請求項２１に記載の方法。
前記基板が歪み層を含む、請求項２０に記載の方法。
前記歪み層が引張り歪みを有している、請求項２３に記載の方法。
前記歪み層が圧縮歪みを有している、請求項２３に記載の方法。
前記基板が緩和層を含む、請求項２０に記載の方法。
前記基板がゲルマニウムを含む、請求項２０に記載の方法。
前記第１の温度が１２７３Ｋ（１０００℃）よりも高い、請求項２０に記載の方法。
前記第２の温度が１２７３Ｋ（１０００℃）よりも低い、請求項２０に記載の方法。
前記ゲート電極層が半導体層を含む、請求項２０に記載の方法。
前記半導体層がシリコンを含む、請求項３０に記載の方法。
前記半導体層がゲルマニウムを含む、請求項３０に記載の方法。
前記第１の複数のドーパントおよび第２の複数のドーパントが、ｎ型ドーパントからなっている、請求項２０に記載の方法。
前記第１の複数のドーパントおよび第２の複数のドーパントが、ｐ型ドーパントからなっている、請求項２０に記載の方法。
構造を形成する方法であって、
基板上に設けられたゲート電極層に、第１の複数のドーパントを導入すること、
前記ゲート電極層内の前記第１の複数のドーパントの分布を変化させるために、基板を第１の時間加熱すること、
前記ゲート電極層の一部を除去して、トランジスタのゲートを画定すること、
第２の複数のドーパントを前記ゲートに隣接する基板に導入して、ソースおよびドレインを画定すること、
前記第２の複数のドーパントを活性化させるために、前記基板を第２の時間加熱することを含み、
前記第２の時間が前記第１の時間よりも短い方法。
前記基板が絶縁体層を含む、請求項３５に記載の方法。
前記基板が、前記絶縁体層上に設けられた歪み層を含む、請求項３６に記載の方法。
前記基板が歪み層を含む、請求項３５に記載の方法。
前記歪み層が引張り歪みを有している、請求項３８に記載の方法。
前記歪み層が圧縮歪みを有している、請求項３８に記載の方法。
前記基板が緩和層を含む、請求項３５に記載の方法。
前記基板が、シリコンおよびゲルマニウムの少なくとも１つを含む、請求項３５に記載の方法。
前記第１の時間が５秒よりも長い、請求項３５に記載の方法。
前記第１の時間が３０秒より長い、請求項３５に記載の方法。
前記ゲート電極層が半導体層を含む、請求項３５に記載の方法。
前記半導体層がシリコンを含む、請求項４５に記載の方法。
前記半導体層がゲルマニウムを含む、請求項４５に記載の方法。
前記第１の複数のドーパントがｎ型ドーパントからなっている、請求項３５に記載の方法。
前記第２の複数のドーパントがｐ型ドーパントからなっている、請求項３５に記載の方法。
基板上に設けられた歪み層、
第１のトランジスタであって、
第１のソースおよび第１のドレインであって、該第１のソースの少なくとも一部および該第１のドレインの少なくとも一部が、前記歪み層の第１の部分に設けられている、第１のソースおよび第１のドレインと、
前記歪み層上にかつ前記ソースと前記ドレインとの間に設けられていて、第１の金属を含む第１のゲートと、
前記第１のゲートと前記歪み層との間に設けられている第１のゲート誘電体層と
を有する第１のトランジスタ、および
第２のトランジスタであって、
第２のソースおよび第２のドレインであって、該第２のソースの少なくとも一部および該第２のドレインの少なくとも一部が、歪み層の第２の部分に設けられている、第２のソースおよび第２のドレインと、
前記歪み層上にかつ前記第２のソースと前記第２のドレインとの間に設けられていて、第２の金属を含む第２のゲートと、
前記第２のゲートと前記歪み層との間に設けられている前記第２のゲート誘電体層とを有する第２のトランジスタ、を含む構造であって、
前記第１のトランジスタが、ｎ型金属-酸化物-半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインがｎ型ドーパントを含み、前記第２のトランジスタが、ｐ型金属-酸化物-半導体電界効果トランジスタであり、前記第２のソースおよび前記第２のドレインがｐ型ドーパントを含み、前記第１のゲートが第１の仕事関数を有し、前記第２のゲートが第２の仕事関数を有しており、前記第１の仕事関数が前記第２の仕事関数と実質的に異なる、構造。
構造を形成する方法であって、
トランジスタのゲートを基板上に形成し、該ゲートが、その下のチャネルを画定し、
前記基板内に、前記チャネル近傍で複数のドーパントを導入して、ソースおよびドレインを画定し、
前記基板を、前記複数のドーパントを活性化させる温度および時間で加熱することを含む方法であって、
前記ゲートが、約２ｎｍ（約２０オングストローム）より薄い空乏領域を有しており、前記温度および時間の少なくとも一方が十分に抑えられていて、これにより、前記複数のドーパントの前記ソースおよび前記ドレインを越えた拡散が、前記トランジスタのオフ電流を低くするのに十分な程度に小さくなっている、方法。
前記チャネルが、歪み半導体を含む、請求項５１に記載の方法。
前記ゲートを形成することが、前記基板上に半導体層を堆積させること、該半導体層上に金属層を形成すること、および前記半導体層の少なくとも一部を前記金属層と反応させて金属半導体合金を形成するように前記基板を加熱することを含む、請求項５１に記載の方法。
複数のドーパントを前記ゲート内に導入することをさらに含む、請求項５３に記載の方法。
前記半導体層の実質的に全部分が前記金属と反応して、金属半導体合金を形成する、請求項５３に記載の方法。
前記金属がＮｉを含む、請求項５３に記載の方法。
前記基板を、フラッシュアニールおよびレーザアニールの少なくとも一方によって加熱し、その時間が１秒未満である、請求項５６に記載の方法。
前記温度が、９００〜１３５０℃の範囲から選択される、請求項５７に記載の方法。
前記基板の加熱後、前記ソースおよび前記ドレインの少なくとも一方のドーパント濃度の下降が、ディケードあたり約２ｎｍより大きい、請求項５１に記載の方法。
前記低下の割合が、ディケードあたり約４ｎｍより大きい、請求項５９に記載の方法。
前記ゲートが、本質的に金属からなる、請求項５１に記載の方法。
前記金属が、本質的に、単一の金属元素からなる、請求項６１に記載の方法。
前記金属が、本質的に、少なくとも２種の金属元素からなる、請求項６１に記載の方法。
前記ソースおよび前記ドレインの少なくとも一方が、Ｓｉ以外の元素を含む、請求項５１に記載の方法。
前記元素がＧｅを含む、請求項６４に記載の方法。
前記ソースおよび前記ドレインの少なくとも一方が、歪み半導体材料を含む、請求項５１に記載の方法。
前記歪み半導体材料が、圧縮歪みを有している、請求項６６に記載の方法。
前記歪み半導体材料が、ＳｉＧｅおよびＧｅの少なくとも一方を含む、請求項６８に記載の方法。
前記オフ電流が、マイクロメートル当たり１０ ^−６未満である、請求項５１に記載の方法。
前記オフ電流が、マイクロメートル当たり１０ ^−９未満である、請求項６９に記載の方法。
基板、
前記基板上に設けられているｎ型金属酸化物半導体電界効果トランジスタであって、
間に第１のチャネルを画定し、それぞれがｎ型ドーパントを含む第１のソースおよび第１のドレインと、
第１の仕事関数を有し、第１の金属を含む、前記第１のチャネル上に設けられている第１のゲートと、
前記第１のゲートと前記第１のチャネルとの間に設けられている第１のゲート誘電体層とを含むｎ型金属酸化物半導体電界効果トランジスタ、および
前記基板上に設けられているｐ型金属酸化物半導体電界効果トランジスタであって、
間に第２のチャネルを画定し、それぞれがｐ型ドーパントを含む第２のソースおよび第２のドレインと、
第２の仕事関数を有し、第２の金属を含む、前記第２のチャネル上に設けられている第２のゲートと、
前記第２のゲートと前記第２のチャネルとの間に設けられている第２のゲート誘電体層とを含むｐ型金属酸化物半導体電界効果トランジスタ
を備えている構造であって、前記第１の仕事関数が、前記第２の仕事関数と実質的に異なっており、前記第１のチャネルおよび前記第２のチャネルの少なくとも一方が、歪み半導体を含む、構造。
前記第１のチャネルおよび前記第２のチャネルのそれぞれが、歪み半導体を含む、請求項７１に記載の構造。
前記第１の金属および前記第２の金属の少なくとも一方が、モリブデン、チタン、タンタル、タングステン、イリジウム、コバルトおよび白金の少なくとも１つを含む、請求項７１に記載の構造。
前記第１の金属および前記第２の金属の少なくとも一方が、ニッケルを含む、請求項７１に記載の構造。
前記第１のゲートおよび前記第２のゲートの少なくとも一方が、本質的に金属半導体合金からなる、請求項７１に記載の構造。
前記第１のソース、前記第１のドレイン、前記第２のソースおよび前記第２のドレインの少なくとも１つ中のドーパント濃度の下降が、ディケードあたり約２ｎｍより大きい、請求項７１に記載の構造。
前記下降が、ディケードあたり約４ｎｍより大きい、請求項７６に記載の構造。
前記第１のソース、第１のドレイン、第２のソースおよび第２のドレインの少なくとも１つが、第２の歪み半導体を含む、請求項７１に記載の構造。
前記第２の歪み半導体が、圧縮歪みを有している、請求項７８に記載の構造。
前記第２の歪み半導体が、ＳｉＧｅおよびＧｅの少なくとも一方を含む、請求項７８に記載の構造。
前記歪み半導体が、引張り歪みＳｉを含む、請求項７１に記載の構造。
構造を形成する方法であって、
半導体材料を含む基板を設けるステップ、
前記基板上に設けられたｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）を画定するステップであって、該ＮＭＯＳＦＥＴが、
間に第１のチャネルを画定し、それぞれがｎ型ドーパントを含む第１のソースおよび第１のドレインと、
第１の仕事関数を有しかつ第１の金属を含む、前記第１のチャネル上に設けられている第１のゲートと、
前記第１のゲートおよび前記第１のチャネルとの間に設けられている第１のゲート誘電体層とを含んでいる、ステップ、および
前記基板上に設けられたｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）を画定するステップであって、該ＰＭＯＳＦＥＴが、
間に第２のチャネルを画定し、それぞれがｐ型ドーパントを含む第２のソースおよび第２のドレインと、
第２の仕事関数を有しかつ第２の金属を含む、前記第２のチャネル上に設けられている第２のゲートと、
前記第２のゲートおよび前記第２のチャネルとの間に設けられている第２のゲート誘電体層とを含んでおり、
前記第１の仕事関数が、前記第２の仕事関数と実質的に異なり、前記第１のチャネルおよび前記第２のチャネルの少なくとも１つが、歪み半導体チャネル材料を含んでいる、ステップを含む方法。
前記第１のチャネルおよび前記第２のチャネルのそれぞれが、歪み半導体チャネル材料を含む、請求項８２に記載の方法。
前記第１のチャネルに引張り歪みがかけられており、前記第２のチャネルに圧縮歪みがかけられている、請求項８２に記載の方法。
前記歪み半導体チャネル材料が、シリコンである、請求項８４に記載の方法。
前記基板が、前記歪み半導体チャネル材料の歪みを実質的に導入しない、請求項８５に記載の方法。
前記第１のチャネルおよび前記第２のチャネルの少なくとも一方が、本質的に前記歪み半導体チャネル材料からなる、請求項８２に記載の方法。
前記歪み半導体チャネル材料が、シリコンである、請求項８７に記載の方法。
前記シリコンが、同位体に関して純粋な（isotopically pure）シリコンを含む、請求項８８に記載の方法。
前記歪み半導体チャネル材料が、前記基板上に設けられかつ該基板と接触しており、当該基板が、本質的にシリコンからなる、請求項８８に記載の方法。
前記歪み半導体チャネル材料が、緩和シリコンと接触して設けられている、請求項８８に記載の方法。
前記半導体チャネル材料が、前記基板半導体材料と同じである、請求項８２に記載の方法。
前記基板が、前記歪み半導体チャネル材料の歪みを実質的に導入しない、請求項８２に記載の方法。
前記基板が、本質的にシリコンからなる、請求項８２に記載の方法。
前記第１のゲートおよび前記第２のゲートの少なくとも一方が、本質的に、ドープされた金属半導体合金からなる、請求項８２に記載の方法。
前記第１のゲートおよび第２のゲートが、本質的に、ドープされた金属半導体合金からなる、請求項８２に記載の方法。
前記金属半導体合金の金属が、ニッケルを含む、請求項９６に記載の方法。
前記金属が、本質的にニッケルからなる、請求項９７に記載の方法。
前記第１のソース、前記第１のドレイン、前記第２のソースおよび前記第２のドレインの少なくとも１つが、第２の半導体材料を含む、請求項８２に記載の方法。
前記第２の半導体材料が、歪みＳｉＧｅを含む、請求項９９に記載の方法。
前記第２の半導体材料が、緩和ＳｉＧｅを含む、請求項９９に記載の方法。
前記第１のゲート誘電体層および前記第２のゲート誘電体層の少なくとも１つが、高誘電率誘電体材料を含む、請求項８２に記載の方法。
前記第１のゲート誘電体材料および前記第２のゲート誘電体材料の両方が、高誘電率（high-k）誘電体材料を含む、請求項１０２に記載の方法。
活性化アニールを実施して、前記ｎ型ドーパントおよびｐ型ドーパントの少なくとも一方で活性化させることをさらに含む、請求項８２に記載の方法。
前記活性化アニールが、フラッシュランプアニールおよびレーザアニールの少なくとも一方を含む、請求項１０４に記載の方法。
前記基板上に歪み層を設けることをさらに含む、請求項８２に記載の方法。
前記歪み層が、ゲルマニウムを含む、請求項１０６に記載の方法。
前記歪み層が、本質的にＳｉＧｅからなる、請求項１０７に記載の方法。
前記歪み層が、化学蒸着によって形成される、請求項１０８に記載の方法。
前記化学蒸着を、シングルウェハ反応器内でゲルマン前駆体を用いて行う、請求項１０９に記載の方法。
前記第１のソース、前記第１のドレイン、前記第２のソースおよび前記第２のドレインの各領域の少なくとも１つが、ＳｉＧｅを含むエクステンションを有している、請求項８２に記載の方法。