JP3411209B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。更に詳しくは、本発明は、微細化が進んだ半導体装
置において、逆短チャネル効果（短チャネルの領域でゲ
ート長が短くなるにつれてＶｔｈ値が上昇する現象）と
短チャネル効果（Ｖｔｈが低下し、パンチスルー耐圧が
劣化する現象）の双方が抑制され、所望の特性を有する
半導体装置及び、その半導体装置を安定して製造する方
法に関する。
る。更に詳しくは、本発明は、微細化が進んだ半導体装
置において、逆短チャネル効果（短チャネルの領域でゲ
ート長が短くなるにつれてＶｔｈ値が上昇する現象）と
短チャネル効果（Ｖｔｈが低下し、パンチスルー耐圧が
劣化する現象）の双方が抑制され、所望の特性を有する
半導体装置及び、その半導体装置を安定して製造する方
法に関する。
【０００２】
【従来の技術】従来の半導体装置として、側壁に酸化膜
によるサイドウォールを備えたゲート電極、ＬＤＤ構造
を有するソース／ドレイン領域からなるＭＯＳトランジ
スタが知られている。また、半導体装置を微細化するに
従い短チャネル効果が発生しやすくなることが知られて
いる。その対策として、チャネル領域やソース領域に及
ぼすドレイン電圧の影響を軽減することが挙げられる。
具体的には、ＬＤＤ領域とチャネル領域の間に、ソース
／ドレイン領域とは逆の導電性を持つ反転層（ハローイ
オン打ち込み層又はポケット層とも称する）をイオン注
入法により形成する手法が一般的に取り入れられつつあ
る。
によるサイドウォールを備えたゲート電極、ＬＤＤ構造
を有するソース／ドレイン領域からなるＭＯＳトランジ
スタが知られている。また、半導体装置を微細化するに
従い短チャネル効果が発生しやすくなることが知られて
いる。その対策として、チャネル領域やソース領域に及
ぼすドレイン電圧の影響を軽減することが挙げられる。
具体的には、ＬＤＤ領域とチャネル領域の間に、ソース
／ドレイン領域とは逆の導電性を持つ反転層（ハローイ
オン打ち込み層又はポケット層とも称する）をイオン注
入法により形成する手法が一般的に取り入れられつつあ
る。
【０００３】以下、上記反転層を有する従来の半導体装
置（ここではＭＯＳトランジスタ）の製造方法を説明す
る。まず、素子分離領域１を有する半導体基板２上に、
Ｖｔｈ調整のためのイオン注入（例えば、11Ｂ+ 、注入
エネルギー：２０ＫｅＶ、注入量：〜１０×１０12ｃｍ
-2）を行った後、ＲＣＡ洗浄等の前処理を十分行う。こ
の後、酸化（９００℃）を行い、１００〜１４０Å程度
のゲート絶縁膜３を形成する。
置（ここではＭＯＳトランジスタ）の製造方法を説明す
る。まず、素子分離領域１を有する半導体基板２上に、
Ｖｔｈ調整のためのイオン注入（例えば、11Ｂ+ 、注入
エネルギー：２０ＫｅＶ、注入量：〜１０×１０12ｃｍ
-2）を行った後、ＲＣＡ洗浄等の前処理を十分行う。こ
の後、酸化（９００℃）を行い、１００〜１４０Å程度
のゲート絶縁膜３を形成する。
【０００４】次に、ポリシリコン膜４を、原料としてＳ
ｉＨ4 ガス、６２０℃の条件で１０００〜１５００Å程
度堆積する。この後、ポリシリコン膜４にリンを８５０
℃、１５分程度の条件下で固相拡散（Ｎ+ デポ）させ
る。固相拡散時にポリシリコン膜４表面にＰＳＧが形成
されるため、ＨＦクリーンによりＰＳＧを除去する。
ｉＨ4 ガス、６２０℃の条件で１０００〜１５００Å程
度堆積する。この後、ポリシリコン膜４にリンを８５０
℃、１５分程度の条件下で固相拡散（Ｎ+ デポ）させ
る。固相拡散時にポリシリコン膜４表面にＰＳＧが形成
されるため、ＨＦクリーンによりＰＳＧを除去する。
【０００５】ポリシリコン膜４の上にＷＳｉ５を３６０
℃の条件で、１０００〜２０００Å程度堆積する。ＷＳ
ｉ５上にレジストを塗布し、フォト法によりレジストパ
ターン６を形成する（図３（ａ）参照）。レジストパタ
ーン６をマスクにして、ＷＳｉ／ポリシリコン膜４のド
ライエッチングを行い、トランジスタのゲート電極７
（と配線部の一部）を形成する（図３（ｂ）参照）。ド
ライエッチング後の処理として、ウエットエッチ（ＨＦ
クリーン）を２秒程度行う（１％ＨＦ）。更に、半導体
基板全面に、９００℃、１０分酸化を行い、５０Åの保
護膜（図示せず）を形成する。
℃の条件で、１０００〜２０００Å程度堆積する。ＷＳ
ｉ５上にレジストを塗布し、フォト法によりレジストパ
ターン６を形成する（図３（ａ）参照）。レジストパタ
ーン６をマスクにして、ＷＳｉ／ポリシリコン膜４のド
ライエッチングを行い、トランジスタのゲート電極７
（と配線部の一部）を形成する（図３（ｂ）参照）。ド
ライエッチング後の処理として、ウエットエッチ（ＨＦ
クリーン）を２秒程度行う（１％ＨＦ）。更に、半導体
基板全面に、９００℃、１０分酸化を行い、５０Åの保
護膜（図示せず）を形成する。
【０００６】次に、低濃度のイオン注入を行い、ＬＤＤ
領域を形成する（ＮＭＯＳトランジスタの場合は
31Ｐ+ 、３０Ｋｅｖ、４．０〜５．０×１０13ｃｍ-2、
注入角０°、ＰＭＯＳトランジスタの場合は49Ｂ
Ｆ2 + 、３０ＫｅＶ、２．０〜４．０×１０13ｃｍ-2、
注入角０°）（図３（ｃ）参照）。次いで、トランジス
タのゲート長の微細化に伴い、短チャネル効果の抑制策
としてＬＤＤ領域８の下部に、更にイオン注入して反転
層９を形成する（ＮＭＯＳトランジスタの場合は
11Ｂ+ 、５０ＫｅＶ、６．０〜８．０×１０12ｃｍ-2、
注入角３０℃〜４０℃、ＰＭＯＳ．Ｔｒの場合は
31Ｐ+ 、１５０ＫｅＶ、１．０〜１．５×１０13ｃ
ｍ-2、注入角３０°〜４０°）（図３（ｄ）参照）。
領域を形成する（ＮＭＯＳトランジスタの場合は
31Ｐ+ 、３０Ｋｅｖ、４．０〜５．０×１０13ｃｍ-2、
注入角０°、ＰＭＯＳトランジスタの場合は49Ｂ
Ｆ2 + 、３０ＫｅＶ、２．０〜４．０×１０13ｃｍ-2、
注入角０°）（図３（ｃ）参照）。次いで、トランジス
タのゲート長の微細化に伴い、短チャネル効果の抑制策
としてＬＤＤ領域８の下部に、更にイオン注入して反転
層９を形成する（ＮＭＯＳトランジスタの場合は
11Ｂ+ 、５０ＫｅＶ、６．０〜８．０×１０12ｃｍ-2、
注入角３０℃〜４０℃、ＰＭＯＳ．Ｔｒの場合は
31Ｐ+ 、１５０ＫｅＶ、１．０〜１．５×１０13ｃ
ｍ-2、注入角３０°〜４０°）（図３（ｄ）参照）。
【０００７】この後、ＨＴＯ膜１０を堆積させ（図３
（ｅ）参照）、次いで、ドライエッチングによりＨＴＯ
膜１０全面をエッチバックする（その後ウェットエッチ
ングを行う場合もある）ことにより、ゲート電極の側面
にサイドウォールスペーサー１１を作成する（図３
（ｆ）参照）。サイドウォールスペーサー１１の作成の
後に、高濃度のイオン注入を行い、ソース／ドレイン領
域１２を形成する（ＮＭＯＳトランジスタの場合は75Ａ
ｓ+ 、４０ＫｅＶ、２．０〜４．０×１０15ｃｍ-2、注
入角７°、ＰＭＯＳトランジスタの場合は49ＢＦ2 + 、
３０ＫｅＶ、１．０〜３．０×１０15ｃｍ-2、注入角７
°）（図３（ｇ）参照）。
（ｅ）参照）、次いで、ドライエッチングによりＨＴＯ
膜１０全面をエッチバックする（その後ウェットエッチ
ングを行う場合もある）ことにより、ゲート電極の側面
にサイドウォールスペーサー１１を作成する（図３
（ｆ）参照）。サイドウォールスペーサー１１の作成の
後に、高濃度のイオン注入を行い、ソース／ドレイン領
域１２を形成する（ＮＭＯＳトランジスタの場合は75Ａ
ｓ+ 、４０ＫｅＶ、２．０〜４．０×１０15ｃｍ-2、注
入角７°、ＰＭＯＳトランジスタの場合は49ＢＦ2 + 、
３０ＫｅＶ、１．０〜３．０×１０15ｃｍ-2、注入角７
°）（図３（ｇ）参照）。
【０００８】なお、図３（ｇ）のゲート電極周辺の拡大
図を図４に示す。また、特開平８−２２２６４５号公報
には、ＣＭＯＳトランジスタの製造方法が記載されてい
る。この公報では、ＮチャネルトランジスタのＬＤＤ領
域の形成のためのＮ型不純物の注入を、ゲート電極形成
前に半導体基板全面に行っている。この注入時に、Ｐチ
ャネルトランジスタにもＮ型不純物が同時に注入され
る。このＮ型不純物は、Ｐチャネルトランジスタでは、
パンチスルーストッパとして使用されている。
図を図４に示す。また、特開平８−２２２６４５号公報
には、ＣＭＯＳトランジスタの製造方法が記載されてい
る。この公報では、ＮチャネルトランジスタのＬＤＤ領
域の形成のためのＮ型不純物の注入を、ゲート電極形成
前に半導体基板全面に行っている。この注入時に、Ｐチ
ャネルトランジスタにもＮ型不純物が同時に注入され
る。このＮ型不純物は、Ｐチャネルトランジスタでは、
パンチスルーストッパとして使用されている。
【０００９】つまり、ＮチャネルトランジスタのＬＤＤ
領域の形成のためのＮ型不純物の注入を全面に行うこと
で、Ｐチャネルトランジスタ反転層を同時に作成する方
法が記載されている。更に、従来、チャネル領域と反転
層を形成するための注入は、同じ導電型の不純物を注入
するにもかかわらずそれぞれ別に行っている。この注入
工程を簡略化する方法が、特開平９−６４３６１号公報
に記載されている。
領域の形成のためのＮ型不純物の注入を全面に行うこと
で、Ｐチャネルトランジスタ反転層を同時に作成する方
法が記載されている。更に、従来、チャネル領域と反転
層を形成するための注入は、同じ導電型の不純物を注入
するにもかかわらずそれぞれ別に行っている。この注入
工程を簡略化する方法が、特開平９−６４３６１号公報
に記載されている。
【００１０】即ち、ゲート電極を形成した後に、比較的
高エネルギーで不純物を注入する。チャネル領域とソー
ス／ドレイン領域では、ゲート電極の有無により半導体
基板表面からの不純物の注入深さに差が生じ、注入後の
濃度プロファイルが、結果的に、個々の注入エネルギー
で２回に分けて注入した場合と同じ分布となる。従っ
て、チャネル領域と反転層を同時に形成することができ
る。
高エネルギーで不純物を注入する。チャネル領域とソー
ス／ドレイン領域では、ゲート電極の有無により半導体
基板表面からの不純物の注入深さに差が生じ、注入後の
濃度プロファイルが、結果的に、個々の注入エネルギー
で２回に分けて注入した場合と同じ分布となる。従っ
て、チャネル領域と反転層を同時に形成することができ
る。
【００１１】なお、特開平８−２２２６４５号公報及び
特開平９−６４３６１号公報に記載の方法により得られ
る半導体装置は、図４と同じ構造となる。
特開平９−６４３６１号公報に記載の方法により得られ
る半導体装置は、図４と同じ構造となる。
【００１２】
【発明が解決しようとする課題】上記のように、トラン
ジスタの微細化に伴い、ＬＤＤ領域の周辺部に、ソース
／ドレイン領域とは逆の導電性を持つ反転層を形成して
短チャネル効果を抑制するのが一般的になりつつある。
しかし、更に微細化が進んで、ソース領域とドレイン領
域の反転層が互いに近づき過ぎた時、逆短チャネル効果
が発生する。それを抑制するためには反転層の不純物濃
度を下げればよいが、反転層の不純物濃度が低くなりす
ぎると短チャネル効果の抑制が不十分（パンチスルー耐
圧が劣化する）となる。
ジスタの微細化に伴い、ＬＤＤ領域の周辺部に、ソース
／ドレイン領域とは逆の導電性を持つ反転層を形成して
短チャネル効果を抑制するのが一般的になりつつある。
しかし、更に微細化が進んで、ソース領域とドレイン領
域の反転層が互いに近づき過ぎた時、逆短チャネル効果
が発生する。それを抑制するためには反転層の不純物濃
度を下げればよいが、反転層の不純物濃度が低くなりす
ぎると短チャネル効果の抑制が不十分（パンチスルー耐
圧が劣化する）となる。
【００１３】つまり、微細化が進んだ場合、短チャネル
効果が激しく発生し、パンチスルー耐圧の劣化等が考え
られる。更に、それと同時に、ＬＤＤ領域とチャネル領
域の間に存在する反転層が、逆短チャネル効果を発生さ
せる可能性がある。そのため、トランジスタの特性が非
常に不安定になっていた。また、特開平８−２２２６４
５号公報記載の方法の場合、反転層をＮチャネルトラン
ジスタ又はＰチャネルトランジスタの一方にしか形成で
きず、工程を注入１回分簡略できるだけである。
効果が激しく発生し、パンチスルー耐圧の劣化等が考え
られる。更に、それと同時に、ＬＤＤ領域とチャネル領
域の間に存在する反転層が、逆短チャネル効果を発生さ
せる可能性がある。そのため、トランジスタの特性が非
常に不安定になっていた。また、特開平８−２２２６４
５号公報記載の方法の場合、反転層をＮチャネルトラン
ジスタ又はＰチャネルトランジスタの一方にしか形成で
きず、工程を注入１回分簡略できるだけである。
【００１４】また、ＮチャネルトランジスタのＬＤＤ領
域とＰチャネルトランジスタの反転層の不純物濃度は、
同じにする必要がある。しかし、両者の濃度をそれぞれ
最適化した時に、実際には同等になるとは限らず、最適
な条件を調整することが非常に困難である。この場合に
は、トランジスタ特性又は製造工程の簡略化のいずれか
を優先させねばならず、非常に不安定なプロセスとな
る。
域とＰチャネルトランジスタの反転層の不純物濃度は、
同じにする必要がある。しかし、両者の濃度をそれぞれ
最適化した時に、実際には同等になるとは限らず、最適
な条件を調整することが非常に困難である。この場合に
は、トランジスタ特性又は製造工程の簡略化のいずれか
を優先させねばならず、非常に不安定なプロセスとな
る。
【００１５】更に、特開平９−６４３６１号公報記載の
方法の場合、製造工程を有効に簡略化できるのは、Ｎチ
ャネルトランジスタに対してのみである。また、チャネ
ル領域の濃度分布は、ゲート電極の膜厚ばらつきに依存
し、その結果Ｖｔｈ等のトランジスタ特性のばらつきの
大きな要因の一つとなる。
方法の場合、製造工程を有効に簡略化できるのは、Ｎチ
ャネルトランジスタに対してのみである。また、チャネ
ル領域の濃度分布は、ゲート電極の膜厚ばらつきに依存
し、その結果Ｖｔｈ等のトランジスタ特性のばらつきの
大きな要因の一つとなる。
【００１６】
【課題を解決するための手段】本発明の発明者は、反転
層を２つに分け、その不純物量を適宜調整することによ
り、短チャネル効果及び逆短チャネル効果の双方を抑制
し、安定な特性を持つ微細な半導体装置を得ることがで
きることを見い出し本発明に至った。かくして、本発明
によれば、ゲート絶縁膜を介してゲート電極が形成され
た半導体基板上に第１導電型の不純物をイオン注入する
ことによってＬＤＤ領域を形成する工程と、ゲート電極
をマスクとして第２導電型の不純物をイオン注入するこ
とによりＬＤＤ領域下部に第１反転層を形成する工程
と、ゲート電極をマスクとして第２導電型の不純物を第
１反転層より少ない注入量でイオン注入することにより
ゲート電極側のＬＤＤ領域及び第１反転層の側壁に第２
反転層を形成する工程と、ゲート電極の側壁にサイドウ
ォールスペーサーを形成する工程と、ゲート電極及びサ
イドウォールスペーサーをマスクとしてイオン注入する
ことによりソース／ドレイン領域を形成する工程とから
なることを特徴とする半導体装置の製造方法が提供され
る。
層を２つに分け、その不純物量を適宜調整することによ
り、短チャネル効果及び逆短チャネル効果の双方を抑制
し、安定な特性を持つ微細な半導体装置を得ることがで
きることを見い出し本発明に至った。かくして、本発明
によれば、ゲート絶縁膜を介してゲート電極が形成され
た半導体基板上に第１導電型の不純物をイオン注入する
ことによってＬＤＤ領域を形成する工程と、ゲート電極
をマスクとして第２導電型の不純物をイオン注入するこ
とによりＬＤＤ領域下部に第１反転層を形成する工程
と、ゲート電極をマスクとして第２導電型の不純物を第
１反転層より少ない注入量でイオン注入することにより
ゲート電極側のＬＤＤ領域及び第１反転層の側壁に第２
反転層を形成する工程と、ゲート電極の側壁にサイドウ
ォールスペーサーを形成する工程と、ゲート電極及びサ
イドウォールスペーサーをマスクとしてイオン注入する
ことによりソース／ドレイン領域を形成する工程とから
なることを特徴とする半導体装置の製造方法が提供され
る。
【００１７】
【００１８】
【発明の実施の態様】以下、本発明の半導体装置の製造
方法を工程順に説明する。なお、本発明の半導体装置の
製造方法は、ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタの製造方法に好適に使用することができる。ま
ず、ゲート絶縁膜を介してゲート電極が形成された半導
体基板上に第１導電型の不純物をイオン注入することに
よってＬＤＤ領域を形成する。
方法を工程順に説明する。なお、本発明の半導体装置の
製造方法は、ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタの製造方法に好適に使用することができる。ま
ず、ゲート絶縁膜を介してゲート電極が形成された半導
体基板上に第１導電型の不純物をイオン注入することに
よってＬＤＤ領域を形成する。
【００１９】本発明に使用することができる半導体基板
は、特に限定されないが、通常シリコン基板が使用され
る。また、半導体基板は、所望のＰ型又はＮ型の導電性
を付与するために不純物を添加しておいてもよい。Ｐ型
の導電性を付与する不純物としては、ホウ素等が挙げら
れ、Ｎ型の導電性を付与する不純物としては、リン、砒
素等が挙げられる。なお、半導体基板の半導体装置を形
成する領域には、Ｖｔｈ値を所望の値に調整するために
不純物をイオン注入しておいてもよい。更に、半導体基
板に予めＰ型又はＮ型のウエルを形成しておいてもよ
い。
は、特に限定されないが、通常シリコン基板が使用され
る。また、半導体基板は、所望のＰ型又はＮ型の導電性
を付与するために不純物を添加しておいてもよい。Ｐ型
の導電性を付与する不純物としては、ホウ素等が挙げら
れ、Ｎ型の導電性を付与する不純物としては、リン、砒
素等が挙げられる。なお、半導体基板の半導体装置を形
成する領域には、Ｖｔｈ値を所望の値に調整するために
不純物をイオン注入しておいてもよい。更に、半導体基
板に予めＰ型又はＮ型のウエルを形成しておいてもよ
い。
【００２０】ゲート絶縁膜は、半導体基板がシリコン基
板の場合、通常シリコン酸化膜、シリコン窒化膜又はそ
れらの積層膜からなる。ゲート絶縁膜の形成方法は、例
えば、熱酸化法、ＣＶＤ法等の公知の方法をいずれも使
用することができる。次に、ゲート電極がゲート絶縁膜
上に形成される。ゲート電極を構成する材料としては、
ポリシリコン、金属（例えば、銅、アルミニウム等）、
シリサイド（例えば、ＷＳｉ、ＴｉＳｉ等）が挙げられ
る。ここで、ゲート電極は、前記材料の積層膜（例え
ば、ポリシリコンとＷＳｉ）からなっていてもよい。ゲ
ート電極の形成方法は、特に限定されず、公知の方法を
いずれも使用することができる。例えば、ゲート電極を
構成する材料を、ゲート絶縁膜上に堆積させた後、レジ
ストからなるマスクを用いて、エッチングすることによ
り形成する方法が挙げられる。
板の場合、通常シリコン酸化膜、シリコン窒化膜又はそ
れらの積層膜からなる。ゲート絶縁膜の形成方法は、例
えば、熱酸化法、ＣＶＤ法等の公知の方法をいずれも使
用することができる。次に、ゲート電極がゲート絶縁膜
上に形成される。ゲート電極を構成する材料としては、
ポリシリコン、金属（例えば、銅、アルミニウム等）、
シリサイド（例えば、ＷＳｉ、ＴｉＳｉ等）が挙げられ
る。ここで、ゲート電極は、前記材料の積層膜（例え
ば、ポリシリコンとＷＳｉ）からなっていてもよい。ゲ
ート電極の形成方法は、特に限定されず、公知の方法を
いずれも使用することができる。例えば、ゲート電極を
構成する材料を、ゲート絶縁膜上に堆積させた後、レジ
ストからなるマスクを用いて、エッチングすることによ
り形成する方法が挙げられる。
【００２１】更に、上記ゲート電極をマスクとして、半
導体基板に第１導電型の不純物をイオン注入することに
よってＬＤＤ領域が形成される。ここで、第１導電型と
は、Ｐ型又はＮ型のいずれかを示している。なお、以下
に記載する第２導電型は、第１導電型がＰ型の場合はＮ
型を、Ｎ型の場合はＰ型を示している。また、不純物の
イオン注入は、例えば、注入角を０°とし、ＮＭＯＳト
ランジスタを製造する場合は、31Ｐ+ 、注入エネルギー
３０〜３５ｋｅＶ及び注入量４．０〜５．０×１０13ｃ
ｍ-2、ＰＭＯＳトランジスタを製造する場合は、49ＢＦ
2 + 、注入エネルギー３０〜３５ｋｅＶ及び注入量２．
０〜４．０×１０13ｃｍ-2の条件下で行うことができ
る。
導体基板に第１導電型の不純物をイオン注入することに
よってＬＤＤ領域が形成される。ここで、第１導電型と
は、Ｐ型又はＮ型のいずれかを示している。なお、以下
に記載する第２導電型は、第１導電型がＰ型の場合はＮ
型を、Ｎ型の場合はＰ型を示している。また、不純物の
イオン注入は、例えば、注入角を０°とし、ＮＭＯＳト
ランジスタを製造する場合は、31Ｐ+ 、注入エネルギー
３０〜３５ｋｅＶ及び注入量４．０〜５．０×１０13ｃ
ｍ-2、ＰＭＯＳトランジスタを製造する場合は、49ＢＦ
2 + 、注入エネルギー３０〜３５ｋｅＶ及び注入量２．
０〜４．０×１０13ｃｍ-2の条件下で行うことができ
る。
【００２２】次いで、ゲート電極をマスクとして第２導
電型の不純物をイオン注入することによりＬＤＤ領域下
部に第１反転層を形成する。不純物のイオン注入は、例
えば、注入角を０°とし、ＮＭＯＳトランジスタを製造
する場合は、11Ｂ+ 、注入エネルギー５５〜６０ｋｅＶ
及び注入量６．０〜８．０×１０12ｃｍ-2、ＰＭＯＳト
ランジスタを製造する場合は、31Ｐ+ 、注入エネルギー
１５０〜１５５ｋｅＶ及び注入量１．０〜１．５×１０
13ｃｍ-2の条件下で行うことができる。
電型の不純物をイオン注入することによりＬＤＤ領域下
部に第１反転層を形成する。不純物のイオン注入は、例
えば、注入角を０°とし、ＮＭＯＳトランジスタを製造
する場合は、11Ｂ+ 、注入エネルギー５５〜６０ｋｅＶ
及び注入量６．０〜８．０×１０12ｃｍ-2、ＰＭＯＳト
ランジスタを製造する場合は、31Ｐ+ 、注入エネルギー
１５０〜１５５ｋｅＶ及び注入量１．０〜１．５×１０
13ｃｍ-2の条件下で行うことができる。
【００２３】次に、ゲート電極をマスクとして第２導電
型の不純物をイオン注入することによりゲート電極側の
ＬＤＤ領域及び第１反転層の側部に第２反転層を形成す
る。不純物のイオン注入は、例えば、注入角を３０〜４
０°とし、ＮＭＯＳトランジスタを製造する場合は、11
Ｂ+ 、注入エネルギー５５〜６０ｋｅＶ及び注入量３．
０〜４．０×１０12ｃｍ-2、ＰＭＯＳトランジスタを製
造する場合は、31Ｐ+、注入エネルギー１５０〜１５５
ｋｅＶ及び注入量５．０〜７．５×１０12ｃｍ -2の条件
下で行うことができる。
型の不純物をイオン注入することによりゲート電極側の
ＬＤＤ領域及び第１反転層の側部に第２反転層を形成す
る。不純物のイオン注入は、例えば、注入角を３０〜４
０°とし、ＮＭＯＳトランジスタを製造する場合は、11
Ｂ+ 、注入エネルギー５５〜６０ｋｅＶ及び注入量３．
０〜４．０×１０12ｃｍ-2、ＰＭＯＳトランジスタを製
造する場合は、31Ｐ+、注入エネルギー１５０〜１５５
ｋｅＶ及び注入量５．０〜７．５×１０12ｃｍ -2の条件
下で行うことができる。
【００２４】上記のように、本発明では、反転層を第１
及び第２の２つに分け、それらを形成するためのイオン
注入が注入量、注入角度等の条件を異ならせて２回に分
けて行われる。つまり、第１反転層はＬＤＤ領域の下部
に存在し、一方、第２反転層はＬＤＤ領域とチャネル領
域の間に存在し、第１反転層は第２反転層に比べて高い
不純物濃度を有している。本発明においては、第１反転
層が短チャネル効果の抑制、パンチスルー耐圧の向上に
寄与し、第２反転層が短チャネル側での逆短チャネル効
果の抑制に寄与する。
及び第２の２つに分け、それらを形成するためのイオン
注入が注入量、注入角度等の条件を異ならせて２回に分
けて行われる。つまり、第１反転層はＬＤＤ領域の下部
に存在し、一方、第２反転層はＬＤＤ領域とチャネル領
域の間に存在し、第１反転層は第２反転層に比べて高い
不純物濃度を有している。本発明においては、第１反転
層が短チャネル効果の抑制、パンチスルー耐圧の向上に
寄与し、第２反転層が短チャネル側での逆短チャネル効
果の抑制に寄与する。
【００２５】次に、ゲート電極の側壁にサイドウォール
スペーサーを形成する。サイドウォールスペーサーを構
成する材料としては、例えば、シリコン酸化膜（ＨＴＯ
膜等）、シリコン窒化膜等が挙げられる。サイドウォー
ルスペーサーの形成方法は、特に限定されず、公知の方
法をいずれも使用することができる。例えば、ＣＶＤ法
等によりサイドウォールスペーサーを構成する材料を半
導体基板全面に堆積させた後、ドライエッチング等の異
方性エッチングとウエットエッチング等の等方性エッチ
ングとを組み合わせたエッチング法により形成すること
ができる。
スペーサーを形成する。サイドウォールスペーサーを構
成する材料としては、例えば、シリコン酸化膜（ＨＴＯ
膜等）、シリコン窒化膜等が挙げられる。サイドウォー
ルスペーサーの形成方法は、特に限定されず、公知の方
法をいずれも使用することができる。例えば、ＣＶＤ法
等によりサイドウォールスペーサーを構成する材料を半
導体基板全面に堆積させた後、ドライエッチング等の異
方性エッチングとウエットエッチング等の等方性エッチ
ングとを組み合わせたエッチング法により形成すること
ができる。
【００２６】この後、ゲート電極及びサイドウォールス
ペーサーをマスクとしてイオン注入することによりソー
ス／ドレイン領域を形成することができる。不純物のイ
オン注入は、例えば、注入角を０°とし、ＮＭＯＳトラ
ンジスタを製造する場合は、 75Ａｓ+ 、注入エネルギー
４０〜４５ｋｅＶ及び注入量２．０〜４．０×１０15ｃ
ｍ-2、ＰＭＯＳトランジスタを製造する場合は、49ＢＦ
2 + 、注入エネルギー３０〜３５ｋｅＶ及び注入量１．
０〜３．０×１０15ｃｍ-2の条件下で行うことができ
る。
ペーサーをマスクとしてイオン注入することによりソー
ス／ドレイン領域を形成することができる。不純物のイ
オン注入は、例えば、注入角を０°とし、ＮＭＯＳトラ
ンジスタを製造する場合は、 75Ａｓ+ 、注入エネルギー
４０〜４５ｋｅＶ及び注入量２．０〜４．０×１０15ｃ
ｍ-2、ＰＭＯＳトランジスタを製造する場合は、49ＢＦ
2 + 、注入エネルギー３０〜３５ｋｅＶ及び注入量１．
０〜３．０×１０15ｃｍ-2の条件下で行うことができ
る。
【００２７】以上の工程により、半導体基板上にゲート
絶縁膜を介して形成されたゲート電極、ゲート電極の側
壁に形成されたサイドウォールスペーサー、サイドウォ
ールスペーサー下部の半導体基板にゲート電極から遠ざ
かる方向に形成されたソース／ドレイン領域、サイドウ
ォールスペーサーの下部のソース／ドレイン領域の側壁
に半導体基板表面から順に形成されたＬＤＤ領域及び第
１反転層、ゲート電極の下部のＬＤＤ領域及び第１反転
層の側壁に形成された第２反転層とからなることを特徴
とする半導体装置を製造することができる。
絶縁膜を介して形成されたゲート電極、ゲート電極の側
壁に形成されたサイドウォールスペーサー、サイドウォ
ールスペーサー下部の半導体基板にゲート電極から遠ざ
かる方向に形成されたソース／ドレイン領域、サイドウ
ォールスペーサーの下部のソース／ドレイン領域の側壁
に半導体基板表面から順に形成されたＬＤＤ領域及び第
１反転層、ゲート電極の下部のＬＤＤ領域及び第１反転
層の側壁に形成された第２反転層とからなることを特徴
とする半導体装置を製造することができる。
【００２８】本発明の半導体装置は、
ソース領域側とドレイン領域側のそれぞれの反転層が
互いに近づき過ぎ、その反転層の濃度が高い場合、逆短
チャネル効果が懸念される。低濃度の第２反転層をゲー
ト電極の下部のＬＤＤ領域及び第１反転層の側壁に形成
することにより、チャネル領域に近い部分に形成するこ
とで、逆短チャネル効果を抑制することができる。
互いに近づき過ぎ、その反転層の濃度が高い場合、逆短
チャネル効果が懸念される。低濃度の第２反転層をゲー
ト電極の下部のＬＤＤ領域及び第１反転層の側壁に形成
することにより、チャネル領域に近い部分に形成するこ
とで、逆短チャネル効果を抑制することができる。
【００２９】高濃度の第１反転層をＬＤＤ領域の下部
に形成することにより、従来通りの短チャネル効果を十
分抑制（パンチスルー耐圧を確保）することができる。
という利点を有する。つまり、本発明の半導体装置によ
れば、微細化が進んだ場合に懸念される半導体装置の特
性の変動（逆短チャネル効果、短チャネル効果）を同時
に抑制でき、安定した特性の半導体装置を得ることがで
きる。
に形成することにより、従来通りの短チャネル効果を十
分抑制（パンチスルー耐圧を確保）することができる。
という利点を有する。つまり、本発明の半導体装置によ
れば、微細化が進んだ場合に懸念される半導体装置の特
性の変動（逆短チャネル効果、短チャネル効果）を同時
に抑制でき、安定した特性の半導体装置を得ることがで
きる。
【００３０】
【実施例】以下、図１（ａ）〜（ｈ）を用いて、実施例
を説明する。まず、Ｖｔｈ値調整のための不純物を素子
分離領域１を備えた半導体基板２に注入した後、酸化し
て１００〜１４０Å程度のゲート絶縁膜３を形成した。
そして、ゲート絶縁膜３上に、ポリシリコン膜４をＳｉ
Ｈ4 ガスにより１０００〜１５００Å程度堆積させた。
次に、リンをポリシリコン膜４に固相拡散（Ｎ+ デポ）
させた（８５０℃、１５分程度）。その後、ウェットエ
ッチ（ＨＦクリーン）を行い、固相拡散時にポリシリコ
ン膜４上に付着したＰＳＧの除去した。更に、ＷＳｉ５
をポリシリコン膜４上に１０００〜２０００Åの厚さで
堆積させた。この後、ＷＳｉ５上にレジストを塗布し、
フォト法によりレジストパターン６を形成した（図１
（ａ）参照） 次に、レジストパターン６をマスクにしてＷＳｉ５／ポ
リシリコン膜４をドライエッチングして、ゲート電極７
を形成した（図１（ｂ）参照）。更に、エッチング後、
ＨＦクリーン処理を２秒程度行った。また、半導体基板
全面を９００℃、１０分の条件下で酸化して、５０Åの
保護膜（図示せず）を形成した。
を説明する。まず、Ｖｔｈ値調整のための不純物を素子
分離領域１を備えた半導体基板２に注入した後、酸化し
て１００〜１４０Å程度のゲート絶縁膜３を形成した。
そして、ゲート絶縁膜３上に、ポリシリコン膜４をＳｉ
Ｈ4 ガスにより１０００〜１５００Å程度堆積させた。
次に、リンをポリシリコン膜４に固相拡散（Ｎ+ デポ）
させた（８５０℃、１５分程度）。その後、ウェットエ
ッチ（ＨＦクリーン）を行い、固相拡散時にポリシリコ
ン膜４上に付着したＰＳＧの除去した。更に、ＷＳｉ５
をポリシリコン膜４上に１０００〜２０００Åの厚さで
堆積させた。この後、ＷＳｉ５上にレジストを塗布し、
フォト法によりレジストパターン６を形成した（図１
（ａ）参照） 次に、レジストパターン６をマスクにしてＷＳｉ５／ポ
リシリコン膜４をドライエッチングして、ゲート電極７
を形成した（図１（ｂ）参照）。更に、エッチング後、
ＨＦクリーン処理を２秒程度行った。また、半導体基板
全面を９００℃、１０分の条件下で酸化して、５０Åの
保護膜（図示せず）を形成した。
【００３１】次に、ゲート電極７をマスクとして、低濃
度のイオン注入を行い、ＬＤＤ領域８を形成した（ＮＭ
ＯＳトランジスタの場合は31Ｐ+ 、３０Ｋｅｖ、４．０
〜５．０×１０13ｃｍ-2、注入角０°、ＰＭＯＳトラン
ジスタの場合は49ＢＦ2 + 、３０ＫｅＶ、２．０〜４．
０×１０13ｃｍ-2、注入角０°）（図１（ｃ）参照）。
度のイオン注入を行い、ＬＤＤ領域８を形成した（ＮＭ
ＯＳトランジスタの場合は31Ｐ+ 、３０Ｋｅｖ、４．０
〜５．０×１０13ｃｍ-2、注入角０°、ＰＭＯＳトラン
ジスタの場合は49ＢＦ2 + 、３０ＫｅＶ、２．０〜４．
０×１０13ｃｍ-2、注入角０°）（図１（ｃ）参照）。
【００３２】次いで、短チャネル効果の抑制策として、
ＬＤＤ領域８の下部に、注入角度０°、高注入量のイオ
ン注入法により高濃度の第１反転層９ａを形成した（Ｎ
ＭＯＳトランジスタの場合は11Ｂ+ 、５５ＫｅＶ、６．
０〜８．０×１０12ｃｍ-2、ＰＭＯＳトランジスタの場
合は31Ｐ+ 、１５０ＫｅＶ、１．０〜１．５×１０13ｃ
ｍ-2）（図１（ｄ）参照）。なお、第１反転層９ａの濃
度は０．５〜１．０×１０18ｃｍ-3程度が適当であっ
た。
ＬＤＤ領域８の下部に、注入角度０°、高注入量のイオ
ン注入法により高濃度の第１反転層９ａを形成した（Ｎ
ＭＯＳトランジスタの場合は11Ｂ+ 、５５ＫｅＶ、６．
０〜８．０×１０12ｃｍ-2、ＰＭＯＳトランジスタの場
合は31Ｐ+ 、１５０ＫｅＶ、１．０〜１．５×１０13ｃ
ｍ-2）（図１（ｄ）参照）。なお、第１反転層９ａの濃
度は０．５〜１．０×１０18ｃｍ-3程度が適当であっ
た。
【００３３】更に、ＬＤＤ領域８とチャネル領域Ａの間
に、注入角度３０°、低注入量のイオン注入法により低
濃度の第２反転層９ｂを形成した（ＮＭＯＳトランジス
タの場合は11Ｂ+ 、５５ＫｅＶ、３．０〜４．０×１０
12ｃｍ-2、ＰＭＯＳトランジスタの場合は31Ｐ+ 、１５
０ＫｅＶ、５．０〜７．５×１０12ｃｍ-2）（図１
（ｅ）参照）。なお、第２反転層９ｂの濃度は０．１〜
０．５×１０18ｃｍ-3程度が適当であった。また、第２
反転層９ｂの形成のための不純物は、３０°の注入角で
注入されているため、ゲート電極７の中央寄り（チャン
ネル領域寄り）に注入された。
に、注入角度３０°、低注入量のイオン注入法により低
濃度の第２反転層９ｂを形成した（ＮＭＯＳトランジス
タの場合は11Ｂ+ 、５５ＫｅＶ、３．０〜４．０×１０
12ｃｍ-2、ＰＭＯＳトランジスタの場合は31Ｐ+ 、１５
０ＫｅＶ、５．０〜７．５×１０12ｃｍ-2）（図１
（ｅ）参照）。なお、第２反転層９ｂの濃度は０．１〜
０．５×１０18ｃｍ-3程度が適当であった。また、第２
反転層９ｂの形成のための不純物は、３０°の注入角で
注入されているため、ゲート電極７の中央寄り（チャン
ネル領域寄り）に注入された。
【００３４】上記工程により、第１反転層９ａ及び第２
反転層９ｂは、チャネル領域Ａに向かって緩やかな２段
階の濃度プロファイルを持つこととなる。よって、更な
る微細化によりソース領域側とドレイン領域側の反転層
が近づき過ぎることにより懸念される逆短チャネル効果
が抑制され、かつ、十分なパンチスルー耐圧を確保する
ことができた。）次に、ゲート電極７の側壁にサイドウ
ォールスペーサー１１を形成するために、２４００〜２
７００ÅのＨＴＯ膜１０を堆積させた（図１（ｆ）参
照）。
反転層９ｂは、チャネル領域Ａに向かって緩やかな２段
階の濃度プロファイルを持つこととなる。よって、更な
る微細化によりソース領域側とドレイン領域側の反転層
が近づき過ぎることにより懸念される逆短チャネル効果
が抑制され、かつ、十分なパンチスルー耐圧を確保する
ことができた。）次に、ゲート電極７の側壁にサイドウ
ォールスペーサー１１を形成するために、２４００〜２
７００ÅのＨＴＯ膜１０を堆積させた（図１（ｆ）参
照）。
【００３５】次いで、ＨＴＯ膜１０全面をドライエッチ
ングとウエットエッチングすることにより、ゲート電極
７の側面にＨＴＯからなるサイドウォールスペーサー１
１を形成した（図１（ｇ）参照）。この後、高濃度のイ
オン注入を行い、ソース／ドレイン領域１２を形成する
ことにより、半導体装置を形成することができた（ＮＭ
ＯＳトランジスタの場合は 75Ａｓ+ 、４０ＫｅＶ、２．
０〜４．０×１０15ｃｍ-2、注入角７°、ＰＭＯＳトラ
ンジスタの場合は49ＢＦ2 、３０ＫｅＶ、１．０〜３．
０×１０15ｃｍ-2、注入角７°）（図１（ｈ）参照）。
ングとウエットエッチングすることにより、ゲート電極
７の側面にＨＴＯからなるサイドウォールスペーサー１
１を形成した（図１（ｇ）参照）。この後、高濃度のイ
オン注入を行い、ソース／ドレイン領域１２を形成する
ことにより、半導体装置を形成することができた（ＮＭ
ＯＳトランジスタの場合は 75Ａｓ+ 、４０ＫｅＶ、２．
０〜４．０×１０15ｃｍ-2、注入角７°、ＰＭＯＳトラ
ンジスタの場合は49ＢＦ2 、３０ＫｅＶ、１．０〜３．
０×１０15ｃｍ-2、注入角７°）（図１（ｈ）参照）。
【００３６】なお、図１（ｈ）のゲート電極周辺の拡大
図を図２に示した。
図を図２に示した。
【００３７】
【発明の効果】本発明によれば、反転層を２つに分ける
ことにより、短チャネル効果及び逆短チャネル効果を抑
制することができる。特に、ソース領域側とドレイン領
域側のそれぞれの反転層が互いに近づき過ぎた時、その
反転層の不純物濃度が高い場合、逆短チャネル効果が懸
念される。しかし、チャネル領域に近い部分の反転層
（第２反転層）を低濃度とすることにより、逆短チャネ
ル効果を抑制することができる。
ことにより、短チャネル効果及び逆短チャネル効果を抑
制することができる。特に、ソース領域側とドレイン領
域側のそれぞれの反転層が互いに近づき過ぎた時、その
反転層の不純物濃度が高い場合、逆短チャネル効果が懸
念される。しかし、チャネル領域に近い部分の反転層
（第２反転層）を低濃度とすることにより、逆短チャネ
ル効果を抑制することができる。
【００３８】更に、ＬＤＤ領域の下部に形成する第１反
転層を高濃度とすることにより、短チャネル効果（パン
チスルー耐圧の劣化）を抑制することができる。つま
り、低濃度の第２反転層により逆短チャネル効果を抑制
し、高濃度の第１反転層により短チャネル効果を抑制す
ることができるので、更に半導体装置の微細化が進んだ
場合でも、安定した特性の半導体装置を得ることができ
る。
転層を高濃度とすることにより、短チャネル効果（パン
チスルー耐圧の劣化）を抑制することができる。つま
り、低濃度の第２反転層により逆短チャネル効果を抑制
し、高濃度の第１反転層により短チャネル効果を抑制す
ることができるので、更に半導体装置の微細化が進んだ
場合でも、安定した特性の半導体装置を得ることができ
る。
【図１】実施例１の半導体装置の製造工程の概略断面図
である。
である。
【図２】実施例１の半導体装置の要部拡大図である。
【図３】従来の半導体装置の製造工程の概略断面図であ
る。
る。
【図４】従来の半導体装置の要部拡大図である。
１ 素子分離領域
２ 半導体基板
３ ゲート絶縁膜
４ ポリシリコン膜
５ ＷＳｉ
６ レジストパターン
７ ゲート電極
８ ＬＤＤ領域
９ 反転層
９ａ 第１反転層
９ｂ 第２反転層
１０ ＨＴＯ膜
１１ サイドウォールスペーサー
１２ ソース／ドレイン領域
Ａ チャネル領域
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 21/265
H01L 21/8238
H01L 27/092
H01L 29/78
Claims (5)
- 【請求項１】 ゲート絶縁膜を介してゲート電極が形成
された半導体基板上に第１導電型の不純物をイオン注入
することによってＬＤＤ領域を形成する工程と、ゲート
電極をマスクとして第２導電型の不純物をイオン注入す
ることによりＬＤＤ領域下部に第１反転層を形成する工
程と、ゲート電極をマスクとして第２導電型の不純物を
第１反転層より少ない注入量でイオン注入することによ
りゲート電極側のＬＤＤ領域及び第１反転層の側壁に第
２反転層を形成する工程と、ゲート電極の側壁にサイド
ウォールスペーサーを形成する工程と、ゲート電極及び
サイドウォールスペーサーをマスクとしてイオン注入す
ることによりソース／ドレイン領域を形成する工程とか
らなることを特徴とする半導体装置の製造方法。 - 【請求項２】 第１導電型がＮ型、第２導電型がＰ型、
得られる半導体装置がＮＭＯＳトランジスタであるか、
第１導電型がＰ型、第２導電型がＮ型、得られる半導体
装置がＰＭＯＳトランジスタである請求項１の製造方
法。 - 【請求項３】 第１反転層が、パンチスルーストッパと
して使用される請求項１又は２の製造方法。 - 【請求項４】 第１反転層が、半導体基板に対して垂線
方向から第２導電型の不純物を注入することにより形成
される請求項１〜３のいずれか１つに記載の製造方法。 - 【請求項５】 第２反転層が、半導体基板に対して斜め
方向から第２導電型の不純物を注入することにより形成
される請求項１〜４いずれか１つに記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06709898A JP3411209B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06709898A JP3411209B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11266011A JPH11266011A (ja) | 1999-09-28 |
| JP3411209B2 true JP3411209B2 (ja) | 2003-05-26 |
Family
ID=13335082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06709898A Expired - Fee Related JP3411209B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3411209B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4481388B2 (ja) * | 1999-06-25 | 2010-06-16 | 独立行政法人情報通信研究機構 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
| JP2007335704A (ja) * | 2006-06-16 | 2007-12-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JP5086700B2 (ja) * | 2007-06-06 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-03-17 JP JP06709898A patent/JP3411209B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11266011A (ja) | 1999-09-28 |
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