CN1471724A - 高电压自定位mos元件的集成 - Google Patents

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Abstract

本发明涉及一种方法，该方法用于在一n阱CMOS制造工艺中将一高电压NMOS晶体管分别与一低电压NMOS晶体管及一低电压PMOS晶体管集成在一起，其仅须在一常规CMOS制造工艺中增加两个附加制造工艺步骤：(i)一掩模步骤，及(ii)一离子注入步骤，其中离子注入步骤用于在衬底(1)中形成高电压MOS晶体管的一掺杂沟道区(31)，该沟道区自定位于高电压MOS晶体管栅极区(25)的边缘。离子注入(35)通过掩模(33)在一相对于衬底表面法线倾斜一角度(α)的方向上进行，由此生成部分位于高电压MOS晶体管栅极区之下的掺杂沟道区。

Description

高电压自定位MOS元件的集成
技术领域
本发明主要涉及一种CMOS制造工艺，更具体而言，本发明涉及一种在一低电压CMOS制作工艺中制造一高电压自定位MOS晶体管的方法，并涉及一种半导体结构，该半导体结构包括该种与低电压CMOS元件集成的高电压自定位MOS晶体管。
背景技术
在现代低电压CMOS制造工艺中，为了提高CMOS电路的速度并降低CMOS电路中元件的尺寸，线宽、距离及层厚愈来愈小。
如此一来，馈电电压及信号电压也得以降低。对于数字元件，这样可以节约电力，因此颇为有益。然而，在模拟应用(例如，混合信号与射频(RF)应用)中，可能需要一动态电压，而使用该种低电压CMOS制造工艺却不能得到这种动态电压。
如果在一常规低电压CMOS制造工艺中增加附加工艺步骤，则有可能采用一BiCMOS制造工艺，在同一芯片上制造低电压晶体管及高电压晶体管，但是与常规CMOS制造技术相比，此种制造工艺将更加复杂，由此也将更为昂贵。
另一解决方案是采用一种双栅极CMOS制造工艺，其包括使用两种不同的栅极氧化物制造CMOS装置。一具有一较厚栅极氧化物的元件能够耐受较高的电压，但是该种制造工艺也比较复杂，况且，由于如此厚的栅极氧化物会降低高频性能，因此，在例如射频应用中，使用此种类型MOS器件可能很难获得极佳的性能。
在H.Ballan等人所著“采用标准CMOS技术的高电压装置及电路(High voltage devices and circuits in standard CMOStechnologies)”(Kluwer Academic Publishers，1999年)第78-91页中，介绍了另外一种将高电压元件的制造结合在一低电压CMOS制造工艺中的方法，该方法在高电压元件内使用一LOCOS氧化物以提高其穿透电压。沟道区及其长度在多晶硅沉积及蚀刻之前进行界定。该种方法的一缺陷在于沟道不能自定位。
此外，横向自定位DMOS结构已结合进CMOS制造工艺流程中，但是沟道区从例如栅极结构的边缘扩散。这种方法需要一附加退火步骤，而退火步骤并非始终需要，因为在许多制造工艺中热堆积是极其有限的。此外，由于最高沟道掺杂可在最接近源极区域处自动获得，因此无法在沟道区域中获得最佳掺杂梯度。
颁予S.T.Hsu等人的第US 5,891,782号美国专利和WO95/26045专利(A.S derb rg等人)曾揭示若干利用一倾斜注入形成沟道区的方法。然而，由此产生的结构不能允许在漏极与栅极之间施加高电压，而在许多应用中无法接受这种限制。此外，这些设计非常依赖于晶体管结构在衬底上的定向方式，从而使制造工艺进一步复杂化。
发明内容
因此，本发明的一个目的在于提供一种用于CMOS制造工艺的方法，该方法可分别将一高电压MOS晶体管与一低电压NMOS晶体管及一低电压PMOS晶体管集成在一起，同时克服至少某些与现有技术相关的问题。
本发明的另一目的在于提供一种方法，该方法能够制成一种在例如穿透电压及噪声级方面具有极佳性能的高电压MOS晶体管。
本发明的再一目的在于提供一种方法，该方法能够制成用于数字及模拟射频(RF)应用的集成电路。
本发明的还有一目的在于提供一种方法，该方法易于实施并可实现较高的制造效率。
从这一方面而言，本发明的一个特别的目的在于提供一种方法，该种方法可在一常规低电压CMOS制造工艺中增加最少的附加步骤。
根据本发明的一个方面，本发明中的上述目的可通过下列一种方法得以实现：提供一半导体衬底；利用离子注入在该衬底中形成高电压NMOS晶体管及低电压PMOS晶体管的n阱区；利用离子注入在该衬底中形成低电压NMOS晶体管的p阱区；并在该衬底上及/或衬底内形成隔离区，以在横向上对晶体管进行相互隔离并在高电压NMOS晶体管中界定一电压分布区。该隔离区一般为LOCOS或浅槽隔离(STI)。此外，通过下列方式分别生成高电压NMOS晶体管和低电压NMOS及PMOS晶体管的栅极区：在衬底上形成一相应的薄栅极氧化物；在其上沉积一导电性或半导电性材料层；将该材料层制成图案以形成相应的栅极区。高电压NMOS晶体管的栅极区即部分地形成于界定电压分布区的隔离区上。
随后，在衬底中形成高电压NMOS晶体管的p型掺杂沟道区，其自定位于高电压NMOS晶体管栅极区的边缘。依据本发明，该p型掺杂沟道区通过经由一掩模进行离子注入的方法形成，其中离子注入在一相对于衬底表面法线倾斜某一角度的方向上进行，以便生成部分位于高电压NMOS晶体管栅极区之下的沟道区。
最后，通过生成离子注入p+区形成低电压PMOS晶体管的漏极区及源极区；通过生成离子注入n+区形成高电压及低电压NMOS晶体管的漏极区及源极区，其中高电压NMOS晶体管的源极区生成于p型掺杂沟道区内部。
根据本发明的另一方面，本发明提供了一种将一高电压PMOS晶体管与一低电压NMOS晶体管及一低电压PMOS晶体管集成在一芯片上的相应方法。
根据本发明的另一方面，一种将一高电压NMOS晶体管与一低电压NMOS晶体管在一MOS制造工艺(例如CMOS，BiMOS，或NMOS制造工艺)中集成的方法包括下列步骤：提供一半导体衬底；利用离子注入在该衬底中形成高电压NMOS晶体管的n阱区；利用离子注入在该衬底中形成低电压NMOS晶体管的一p阱区；在该衬底之上或该衬底中形成隔离区，以在横向上对晶体管进行相互隔离并在高电压NMOS晶体管中界定一电压分布区；通过下列方式分别生成高电压NMOS晶体管及低电压NMOS晶体管的栅极区：在衬底上形成一相应的薄栅极氧化物，在其上沉积一层导电性或半导电性材料，将该材料层制成图案以形成相应的栅极区，从而使高电压NMOS晶体管的栅极区部分地形成于界定电压分布区的隔离区之上；在衬底中形成高电压NMOS晶体管的一p型掺杂沟道区，其自定位于高电压NMOS晶体管栅极区的边缘；并通过生成离子注入n+区形成高电压及低电压NMOS晶体管的源极区及漏极区，其中高电压NMOS晶体管的源极区生成于p型掺杂沟道区内。依据本发明，在衬底中形成高电压NMOS晶体管的一p型掺杂沟道区(其自定位于高电压NMOS晶体管栅极区的边缘)的步骤通过经由一掩模进行离子注入的方法实施，其中所述离子注入在一相对于衬底表面法线倾斜某一角度的方向上进行，从而生成部分位于高电压NMOS晶体管栅极区之下的所述p型掺杂沟道区。
本发明的一优点在于：通过仅增加一掩模步骤和一离子注入步骤即可将经过改良的高电压及低电压元件结合在单一MOS制造工艺中。
此外，仅采用离子注入方法形成沟道区，即可很好地界定沟道长度。
通过在若干不同方向(例如，四个方向)上进行倾斜离子注入，可使高电压NMOS晶体管在芯片上的定向不再重要。
本发明的其它优点及特征将在后面的具体实施例详细说明中予以揭示。
附图说明
参照下文所给出的本发明具体实施例详细说明及附图1-13，可以更全面地了解本发明，其中附图1-13仅以举例说明方式给出，因此对本发明无限定意义。
图1-12为经放大的截面示意图，其显示处于本发明第一具体实施例各制造工艺步骤中的一半导体结构的一部分；
图13为一经放大的截面示意图，其显示处于本发明第二具体实施例一特定制造工艺步骤中的一半导体结构的一部分。
具体实施方式
为解释而非限定之目的，下面的说明对例如特定制造工艺、技术等进行了具体说明，以使人们对本发明有更透彻的理解。然而，所属技术领域的技术人员不难理解，本发明也可以采用不同于这些具体说明的其它具体实施例实施。在其它情况下，则未对众所周知的制造工艺、方法及技术进行详细说明，以免因不必要的详细说明而淡化了本
发明的说明。
参照附图1-12，该些附图对第一发明性具体实施例的一n阱CMOS制造工艺进行了示意性说明。该制造工艺包括将一高电压NMOS(HVNMOS)晶体管分别与一低电压NMOS(LVNMOS)晶体管及一低电压PMOS(LVPMOS)晶体管集成在一起。
一标准n阱CMOS制造工艺的原材料为一高阻性p型衬底1。一完整硅晶片的加工步骤很多，但实际上，这些步骤可归纳为本文所描述的示意性模块。此处所考虑的技术是一种采用一个多晶硅层与两个金属层的n阱CMOS制造工艺。基本制造工艺需要使用十二个掩模设置互补器件，并使用一个附加掩模将一高电压NMOS晶体管的形成纳入该流程中。另外，还有可实现其它模拟特点的其它选择方案，此处不再赘述。
如图1所示，n阱注入阶段从氧化物2的生长开始，接着是掩模3界定n阱的位置；在此前已除去光致抗蚀剂的位置上，对氧化物进行蚀刻；在完成氧化物蚀刻之后，生长一薄缓冲氧化物5以对硅表面进行保护，并且实施一磷注入7。
此后，实施一磷扩散阶段，以获得如图2所示的n阱9。扩散一般分两个步骤进行，第一个步骤在一非氧化性环境(例如N2)中进行，随后在干燥O2环境中进行一扩散阶段，以增大n阱深度。
在n阱扩散阶段之后，初始氧化物受到彻底蚀刻，并在一干燥O2环境中生成一新的薄氧化物层11。此后沉积一初始氮化物层13，并通过一对应掩模(图中未显示)界定有源区15，由此移除这些区域之外的氮化物，并在一最终步骤中彻底移除光致抗蚀剂。由此生成的结构如图3所示。
互补低电压MOS晶体管相互之间及其与高电压NMOS晶体管之间的隔离采用一个场掺杂掩模及两种不同的p型注入。因此，光致抗蚀剂首先在掩模区之外受到蚀刻，此后使用硼进行一“沟道截断”注入。在该步骤完成之后，使用第二高能硼注入剂量(称为p阱注入17)。应注意，氮化物13(该位置处的光致抗蚀剂已移除)并非对第二高能注入完全透明，如图4所示。在该区域中，硼浓度一般可在0.4微米深度处达到约每立方厘米2.5×1016的峰值。
在实现隔离后，即刻移除剩余光致抗蚀剂，但在一10000埃场氧化物(LOCOS)19的生长过程中保留氮化物13。该生长一般分两个步骤进行，第一个步骤在一N2环境中进行，第二个步骤则在一湿H2O环境中进行。由此生成的场氧化物形状如图5所示。应注意，一场氧化物也在左侧的n阱9内生长，其将用作高电压NMOS晶体管中的一电压分布区。
应了解，采用浅槽隔离(STI)也可实现同样良好的隔离。因此，所属技术领域的技术人员应不难理解，可加入浅槽隔离区以代替LOCOS隔离，以此对当前所述制造工艺进行改变。
作为另一替代方案，高电压NMOS晶体管内用作电压分布区的隔离区可以是一低掺杂n-区，而用于隔离晶体管的隔离区可以是一LOCOS氧化物区或STI区。
还应了解，n阱、p阱及横向隔离区的形成顺序并不重要，只要由此获得的结构具有被隔离区隔离的n阱及p阱即可。
在完成场氧化物生长之后，移除初始氮化物层并对缓冲氧化物进行蚀刻，参见图5。应注意，在热氧化过程中，n阱深度增加约1微米且p阱及“沟道截断”注入的硼浓度峰值一般在1-2微米深度范围中降低至每立方厘米1016。
在完成场氧化物生长之后，下一步骤包括分别生长、沉积栅极氧化物及多晶硅栅极。在一干燥O2环境中生长一薄栅极氧化物21。当栅极氧化物生长完成后，进行一低能硼注入23以调整器件的阈值电压。显然，该低能注入受到场氧化物的阻挡，从而使Vt调整仅局限在如图6所示的栅极氧化物区之下。或者，使用两个独立的掩模及注入步骤(分别针对NMOS及PMOS)实现Vt调整。该种替代方法可在优化制造工艺时提供更大的灵活性。
在完成该步骤之后，进行一2000-4000埃多晶硅层沉积及掺杂。通过对应的掩模界定栅极，该掩模允许对多晶硅层进行蚀刻。最后，移除多晶硅栅极区域外的光致抗蚀剂并对栅极氧化物进行蚀刻。由此得到的结构如图7所示。此处，25表示高电压NMOS晶体管的栅极多晶硅，27表示低电压NMOS晶体管的栅极多晶硅，29则表示低电压PMOS晶体管的栅极多晶硅。
应了解，栅极结构也可采用除多晶硅之外的其它材料制成的层。
下一步骤是在衬底中形成高电压NMOS晶体管的p型掺杂沟道区31，其自定位于高电压NMOS晶体管栅极区的边缘。依据本发明，该结构之上可布置一掩模33以专门保护相应晶体管的漏极区。在结束该掩模步骤之后，进行硼(或其它p型掺杂剂，例如BF2、BF3或铝，或铟)的离子注入35。如图8所示，离子注入35在一与衬底表面法线呈一倾斜角度α的方向上进行。采用该种方式，p型掺杂沟道区31可部分地形成于高电压NMOS晶体管的栅极区25之下，而无需使用一扩散步骤。
最佳的掺杂纵向分布(dope profile)应当均质，或者最好在最接近漏极区域处具有最高掺杂浓度，以便实现良好的AC性能并降低噪声级。因此，以10-300千电子伏特的能量注入每平方厘米1012-1015的硼(或其它p型掺杂剂)较佳。注入方向相对于法线入射的角度α的可变范围为15度至75度。
在进行高能注入的情况下，可能存在掺杂剂穿透栅极多晶硅层25的危险。为降低这种危险，可将多晶硅掩模保留在多晶硅之上，并随后再将注入掩模布置在该多晶硅掩模之上，然后，通过这两个掩模(图中未显示)进行注入。注入完成后，同时移除这两个掩模。
或者，或另外，可形成较厚的栅极多晶硅层(厚于常规栅极多晶硅层)，从防止掺杂剂穿透多晶硅或至少降低穿透程度。在该种情况下，栅极多晶硅的厚度将取决于离子注入能量。
第三替代方案(图中未显示)是形成一多层栅极结构，这种结构尤其包括一多晶硅层及一个对于多晶硅具有高蚀刻选择性(high etchselectivity)的材料层。此后，可按上述相同的方式界定该栅极结构，然后移除栅极掩模。之后将沟道注入掩模布置于该结构之上并进行注入。该多层栅极结构可在注入过程中有效阻止任何离子穿透栅极结构。随后，移除注入掩模并视需要移除由高蚀刻选择性材料制成的附加栅极结构层。该后一种材料可以是包含磷的沉积氧化物(该种材料相对于多晶硅及非掺杂氧化物均具有高蚀刻选择性)。
通过倾斜离子注入33形成p型掺杂沟道区31，可以实现该沟道区的准确及精确界定，进而可以控制高电压NMOS晶体管的穿透电压及噪声性能。
如果在多个方向(每一方向均倾斜于衬底表面法线)上进行离子注入，则无需知道高电压元件在衬底上的定向。较佳的方法是，在围绕衬底表面法线对称分布的四个不同方向上进行离子注入。
通过这种方式，可以在同一芯片上制成若干具有不同定向的上述高电压NMOS晶体管，由此可显著降低对集成电路设计的要求。
接下来要做的是形成源极区及漏极区。因此，下列步骤(如图9及图10所示)与源极及漏极扩散的注入相关。
首先，形成一间隔氧化物(spacer oxide)36或氮化物。在完成p+扩散的注入掩模37的界定之后，注入硼。由此，可获得低电压PMOS晶体管的p+掺杂型源极区39及漏极区41。然后，移除光致抗蚀剂并对n+扩散注入的掩模43进行界定。然后，注入磷(或As或Sb)，以形成低电压NMOS晶体管的n+掺杂型源极区45与漏极区47及高电压NMOS晶体管的源极区49及漏极区51。
在完成漏极及源极注入步骤之后，彻底移除光致抗蚀剂，沉积第一SiO2并使其致密化。然后，界定源极、漏极及衬底触点的掩模，并对氧化物进行蚀刻。该步骤的结果如图11所示，其中经过蚀刻的SiO2以53表示。
在沉积第一SiO2之前，可以利用例如一Salicid制造工艺(自定位硅化物工艺)对源极区/漏极区及栅极区进行硅化，在该制造工艺中，在裸露的硅及多晶硅区域上会形成一硅化物，即一金属-硅化合物(图中未显示)。由于该硅化物可借助于先前形成的间隔氧化物或氮化物进行自定位，因此源极/漏极及栅极电阻被降低至最小。
在SiO2开口后，进行一铝层沉积，并界定用于金属层蚀刻的互连掩模，由此生成的结构如图12所示，其中经蚀刻的金属层以55表示。在上述工作完成后，移除光致抗蚀剂以实施后续步骤，后续步骤涉及第二金属层(图中未显示)的沉积。在完成第一金属层沉积并之后进行完化学平面化工艺之后，沉积第二SiO2。然后，界定通孔掩模(via mask)并在这些位置处对SiO2进行蚀刻。移除光致抗蚀剂并沉积第二铝层。使用对应掩模对第二金属层进行蚀刻，随后进行一钝化层沉积。
应了解，金属化可以采用若干种其它方式进行，这并不违背本发明。具体而言，一多层金属化制造工艺可包括若干次重复的氧化物层沉积、平面化、触点蚀刻、金属沉积、金属蚀刻等。
根据本发明的第二具体实施例，如图13所示，通过增加上述掩模步骤及倾斜离子注入步骤，可在一常规CMOS工艺流程中制作一对称高电压NMOS晶体管。然而，如图所示，在此工艺流程中，必须从多个方向进行离子注入35。
当栅极多晶硅25向上延伸超过朝向漏极区31的场氧化物边缘(利用，例如，LOCOS或STI形成)且漏极区位于该结构的中心时，也可在漏极51及栅极25之间实现极佳的电压分布。以此种方式，仅须增加最小数量的工艺步骤即可将高电压元件纳入工艺流程中，同时可实现界定极短沟道长度的可能性并且不会出现过大的沟道长度相对误差。
同时，在这种对称几何结构中，高电压NMOS晶体管内的隔离区19可以是一低掺杂n-区，而不是一LOCOS或STI区。当在漏极51与源极49之间施加一高电压时，该种低掺杂n-型区中的载流子将会耗尽。由于这种载流子耗尽，栅极氧化物21上不能得到高电压。该种技术称为RESURF。该种耗尽区的注入剂量约为每平方厘米1-2×1012，p型沟道区剂量当然需要更高。RESURF技术也可用在一SOI结构(SOI，绝缘体上硅薄膜)中。
应当理解到，本发明的概念同样可以用于在非常相似的工艺流程中制造高电压PMOS晶体管。该种晶体管一般具有漏极至衬底(如在制造工艺中使用一p型衬底时)的短路。为防止此种限制，可实施两个附加制造工艺步骤(一个掩模步骤及一个离子注入步骤)，以首先界定一相对较深的n阱，之后在该n阱内界定一用于高电压PMOS晶体管的较浅的p阱。以此种方式，可防止衬底短路。
还应了解，所述发明性工艺流程可以纳入任一BiCMOS工艺流程之中。
很明显，本发明可以有多种变化方式，该些变化不应视为背离本发明范畴。所有此类所属技术领域的技术人员易于实施的变化均包括在所附权利要求范畴内。

Claims (32)

1.一种CMOS或BiCMOS制造工艺方法，该方法用于将一高电压MOS晶体管分别与一低电压NMOS晶体管及一低电压PMOS晶体管集成在一起，其包括下列步骤：
提供一半导体衬底(1)；
利用离子注入在该衬底中形成所述高电压NMOS晶体管及所述低电压PMOS晶体管的n阱区(9)；
利用离子注入在该衬底中形成所述低电压NMOS晶体管的一p阱区(17)；
在该衬底上及/或该衬底中形成隔离区(19)，以在横向上对所述晶体管进行相互隔离并在所述高电压NMOS晶体管中界定一电压分布区；
通过下列方式分别生成所述高电压NMOS晶体管及所述低电压NMOS及PMOS晶体管的栅极区(25，27，29)：在所述衬底上形成一相应的薄栅极氧化物(21)；在其上沉积一层导电性或半导电性材料；将所述层图案化以形成相应的栅极区，使高电压NMOS晶体管的栅极区部分地形成于界定所述电压分布区的所述隔离区之上；
在所述衬底中形成所述高电压NMOS晶体管的一p型掺杂沟道区(31)，其自定位于所述高电压NMOS晶体管栅极区的边缘；
通过生成离子注入p+区形成所述低电压PMOS晶体管的源极区(39)及漏极区(41)；及
通过生成离子注入n+区形成所述高电压及低电压NMOS晶体管的源极区(49，45)及漏极区(51，47)，其中所述高电压NMOS晶体管的源极区生成于所述p型掺杂沟道区内，
该方法的特征在于：
在所述衬底中形成所述高电压NMOS晶体管一p型掺杂沟道区(其自定位于所述高电压NMOS晶体管栅极区的边缘)的步骤通过经由一掩模(33)进行离子注入(35)的方式实施，所述离子注入在一相对于所述衬底表面法线倾斜一角度(α)的方向上进行，由此生成部分位于所述高电压NMOS晶体管栅极区之下的所述p型掺杂沟道区。
2.根据权利要求1所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过硼或其它p型掺杂剂(例如铟、铝、BF2或BF3)的离子注入生成。
3.根据权利要求1或2所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过以每平方厘米1012至每平方厘米1015的剂量进行离子注入的方式生成。
4.根据权利要求1-3中任一项所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过以10千电子伏特至1000千电子伏特，且更佳为10千电子伏特至300千电子伏特的一能量进行离子注入的方式生成。
5.根据权利要求1-4中任一项所述的方法，其中所述注入方向相对于法线入射的所述角度倾斜范围为15度-75度。
6.根据权利要求1-5中任一项所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过以一定剂量及一定能量进行离子注入的方式生成，从而所述高电压NMOS晶体管的性能可得到控制。
7.根据权利要求1-6中任一项所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过经由一掩模并以一定能量进行离子注入的方式生成，从而在所述高电压NMOS晶体管的栅极区之下获得一掺杂剂浓度，该浓度至少与所述高电压NMOS晶体管栅极区边缘之外的掺杂剂浓度同样高。
8.根据权利要求7所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区的生成方式可使所述沟道区在所述高电压NMOS晶体管的栅极区之下具有最高的掺杂剂浓度。
9.根据权利要求1-8中任一项所述的方法，其中用于形成所述栅极区层的所述导电性或半导电性材料为多晶硅。
10.根据权利要求1-9中任一项所述的方法，其中形成所述栅极区的所述材料层较厚，以防止在形成所述高电压NMOS晶体管的所述p型掺杂沟道区的步骤中，所注入的掺杂剂穿透所述栅极区层。
11.根据权利要求1-9中任一项所述的方法，其中使用一栅极区掩模将形成所述栅极区的所述材料层制成图案；用于离子注入以形成所述p型掺杂沟道区的掩模布置于该栅极区掩模之上；且用于形成所述p型掺杂沟道区的离子注入通过所述两个掩模实施。
12.根据权利要求1-11中任一项所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过在多个方向上进行离子注入而生成，其中每一方向均以所述角度倾斜于所述衬底表面法线。
13.根据权利要求12所述的方法，其中所述多个注入方向为四个方向；且其中所述各方向围绕所述衬底表面法线对称分布。
14.根据权利要求12或13所述的方法，其中所述高电压NMOS晶体管至少与一个与所述衬底表面法线平行的平面相对称。
15.根据权利要求1-14中任一项所述的方法，其中以LOCOS氧化物形成所述隔离区。
16.根据权利要求1-14中任一项所述的方法，其中以浅槽隔离(STI)区形成所述隔离区。
17.根据权利要求1-14中任一项所述的方法，其中界定所述高电压NMOS晶体管内电压分布区的所述隔离区为一低掺杂n-区。
18.根据权利要求1-17中任一项所述的方法，其进一步包括一高电压PMOS晶体管的形成，其中：
在形成所述低电压NMOS晶体管p阱区的同时，在所述衬底中形成所述高电压PMOS晶体管的一p阱区；
在形成所述隔离区的同时，形成一界定所述高电压PMOS晶体管中一电压分布区的隔离区；
在分别生成所述高电压NMOS晶体管与所述低电压NMOS及PMOS晶体管的所述栅极区的同时，生成所述高电压PMOS晶体管的一栅极区，由此所述高电压PMOS晶体管的所述栅极区可部分形成于界定所述高电压PMOS晶体管中电压分布区的所述隔离区之上；
通过经由一掩模进行离子注入的方式在所述衬底中形成所述高电压PMOS晶体管的一n型掺杂沟道区，其自定位于所述高电压PMOS晶体管栅极区的边缘，其中所述离子注入在一相对于所述衬底表面法线倾斜某一角度的方向上进行，由此生成部分位于所述高电压PMOS晶体管栅极区之下的所述n型掺杂沟道区；
通过生成离子注入p+区形成所述高电压PMOS晶体管的漏极区及源极区。
19.根据权利要求18所述的方法，其中所述形成所述高电压PMOS晶体管一p阱区的步骤在形成所述高电压PMOS晶体管的一大n型掺杂区之后实施；且其中所述高电压PMOS晶体管的该p阱区在所述n型掺杂区内形成。
20.一种基于CMOS或BiCMOS的集成电路，其至少分别包括一高电压NMOS晶体管、一低电压NMOS晶体管及一低电压PMOS晶体管，其特征在于：所述晶体管依据权利要求1-19中任一项所述的方法形成。
21.一种CMOS或BiCMOS制造工艺方法，该方法用于将一高电压PMOS晶体管分别与一低电压NMOS晶体管及一低电压PMOS晶体管集成在一起，其包括下列步骤：
提供一半导体衬底；
利用离子注入在该衬底中形成所述低电压PMOS晶体管的一n阱区；
利用离子注入在该衬底中形成所述高电压PMOS晶体管与所述低电压NMOS晶体管的p阱区；
在该衬底之上及/或该衬底中形成隔离区，以在横向上对所述晶体管进行相互隔离并在所述高电压PMOS晶体管中界定一电压分布区；
通过下列方式分别生成所述高电压PMOS晶体管及所述低电压NMOS及PMOS晶体管的栅极区：在所述衬底上形成一相应的薄栅极氧化物；在其上沉积一层导电性或半导电性材料；将所述材料层制成图案以形成相应的栅极区，由此使高电压PMOS晶体管的栅极区部分地形成于界定所述电压分布区的所述隔离区之上；
在所述衬底中形成所述高电压PMOS晶体管的一n型掺杂沟道区，其自定位于所述高电压PMOS晶体管栅极区的边缘；
通过生成离子注入p+区形成所述高电压与低电压PMOS晶体管的漏极区及源极区，其中所述高电压PMOS晶体管的源极区生成于所述n型掺杂沟道区内；及
通过生成离子注入n+区形成所述低电压NMOS晶体管的漏极区及源极区，
该方法的特征在于：
在所述衬底中形成所述高电压PMOS晶体管一n型掺杂沟道区(其自定位于所述高电压PMOS晶体管栅极区的边缘)的步骤通过经由一掩模进行离子注入的方式实施，所述离子注入在一相对于所述衬底表面法线倾斜某一角度的方向上进行，由此生成部分位于所述高电压PMOS晶体管栅极区之下的所述n型掺杂沟道区。
22.根据权利要求21所述的方法，其中所述形成所述高电压PMOS晶体管一p阱区的步骤在形成所述高电压PMOS晶体管的一大n型掺杂区之后实施；且其中所述高电压PMOS晶体管的该p阱区在所述n型掺杂区内形成。
23.一种基于CMOS或BiCMOS的集成电路，其至少分别包括一高电压PMOS晶体管、一低电压NMOS晶体管及一低电压PMOS晶体管，其特征在于：所述晶体管依据权利要求21或22所述的方法形成。
24.一种MOS制造方法，该方法用于将一高电压NMOS晶体管与一低电压NMOS晶体管集成在一起，其包括下列步骤：
提供一半导体衬底(1)；
利用离子注入在该衬底中形成所述高电压NMOS晶体管的n阱区(9)；
利用离子注入在该衬底中形成所述低电压NMOS晶体管的一p阱区(17)；
在该衬底之上及/或该衬底中形成隔离区(19)，以在横向上对所述晶体管进行相互隔离并在所述高电压NMOS晶体管中界定一电压分布区；
通过下列方式分别生成所述高电压NMOS晶体管与所述低电压NMOS晶体管的栅极区(25，27)：在所述衬底上形成一相应的薄栅极氧化物(21)；在其上沉积一层导电性或半导电性材料；将所述材料层制成图案以形成相应的栅极区，由此使高电压NMOS晶体管的栅极区部分地形成于界定所述电压分布区的所述隔离区之上；
在所述衬底中形成所述高电压NMOS晶体管的一p型掺杂沟道区(31)，其自定位于所述高电压NMOS晶体管栅极区的边缘；
通过生成离子注入n+区形成所述高电压与低电压NMOS晶体管的源极区(49，45)及漏极区(51，47)，其中所述高电压NMOS晶体管的源极区生成于所述p型掺杂沟道区内，
该方法的特征在于：
在所述衬底中形成所述高电压NMOS晶体管一p型掺杂沟道区(其自定位于所述高电压NMOS晶体管栅极区的边缘)的步骤通过经由一掩模(33)进行离子注入(35)的方式实施，所述离子注入在一相对于所述衬底表面法线倾斜一角度(α)的方向上进行，由此生成部分位于所述高电压NMOS晶体管栅极区之下的所述p型掺杂沟道区。
25.根据权利要求24所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过以每平方厘米1012至每平方厘米1015的一剂量进行离子注入的方式生成。
26.根据权利要求24或25所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过以10千电子伏特至1000千电子伏特，且更佳为10千电子伏特至300千电子伏特的一能量进行离子注入的方式生成。
27.根据权利要求24-26中任一项所述的方法，其中所述注入方向相对于法线入射的所述角度倾斜范围为15度-75度。
28.根据权利要求24-27中任一项所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过经由一掩模并以一定能量进行离子注入的方式生成，从而在所述高电压NMOS晶体管的栅极区之下获得一掺杂剂浓度，该浓度至少与所述高电压NMOS晶体管栅极区边缘之外的掺杂剂浓度同样高。
29.根据权利要求28所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区的生成方式可使所述沟道区在所述高电压NMOS晶体管的栅极区之下具有最高的掺杂剂浓度。
30.根据权利要求24-29中任一项所述的方法，其中形成所述栅极区的所述材料层较厚，以防止在形成所述高电压NMOS晶体管的所述p型掺杂沟道区的步骤中，所注入的掺杂剂穿透所述栅极区层。
31.根据权利要求24-30中任一项所述的方法，其中使用一栅极区掩模将形成所述栅极区的所述材料层制成图案；用于离子注入以形成所述p型掺杂沟道区的掩模布置于该栅极区掩模之上；且用于形成所述p型掺杂沟道区的离子注入通过所述两个掩模实施。
32.根据权利要求24-31中任一项所述的方法，其中所述高电压NMOS晶体管的所述p型掺杂沟道区通过在多个方向上进行离子注入的方式生成，其中每一方向均以所述角度倾斜于所述衬底表面法线。
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