CN105789267A - 半导体元件 - Google Patents

Abstract

本发明公开了一种半导体元件，包括形成于基板中的高压及低压金属氧化物半导体。高压金属氧化物半导体包括第一导电型与第一掺杂程度的第一半导体区、第一导电型与第二掺杂程度的第二半导体区、第二导电型的第三半导体区、及第一导电型的第四半导体区。第二掺杂程度低于第一掺杂程度。第一、第二、第三、与第四半导体区是依序沿第一方向排列，且分别是高压金属氧化物半导体的漏极区、漂移区、通道区、与源极区。低压金属氧化物半导体包括第四半导体区、第二导电型的第五半导体区、与第一导电型的第六半导体区。第四、第五、与第六半导体区是依序沿第二方向排列，且分别是低压金属氧化物半导体的漏极区、通道区、与源极区。第二方向不同于第一方向。

Description

半导体元件

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种高压静电放电防护(highvoltageelectrostaticdischarge(ESD)protection)元件。

背景技术

双载子-互补金属氧化物半导体-双重扩散金属氧化物半导体(Bipolar-CMOS-DMOS(BCD)，其中CMOS代表「互补式金属氧化物半导体」，DMOS代表「双重扩散式金属氧化物半导体」)以及三阱工艺技术(triplewellprocess)已广泛地使用于高压半导体元件的应用上，例如是静电放电防护(ESDprotection)。一般而言，高压静电放电防护元件的静电放电防护效能取决于元件的栅极的总宽度及元件的表面或侧面标尺(1ateralrule)。对于尺寸较小的高压静电放电防护元件而言，其表面-体积比(surface-bulkratio)相较于较大尺寸的元件是更大，因而尺寸较小的高压静电放电防护元件在元件的效能上具有较大的影响力。因此，在相对较小尺寸的元件中取得优良的静电放电防护效能是更具有挑战性。再者，由于元件的操作电压增加，芯片上的静电放电防护的设计亦变得更具挑战性。

高压静电放电防护元件通常具有低导通电阻(on-stateresistance，RDS-on)的特性。当静电放电产生时，静电放电的电流容易集中在靠近高压防护元件的表面或是源极之处，因而于表面结区域(surfacejunctionregion)导致高电流密度及电场，并在这些区域造成物理性的破坏。因此，相较于具有较大导通电阻的元件，高压防护元件的表面对于其效能可能具有较大的影响，且表面及侧面标尺因而在高压防护元件中扮演了更重要的角色。

高压防护元件的其他特性包括例如是高崩溃电压(breakdownvoltage)，崩溃电压通常高于高压防护元件的操作电压。又，高压元件的触发电压Vtl(triggervoltage，V_tl)通常远高于高压元件的崩溃电压。因此，在静电放电的过程中，在高压防护元件导通以提供静电防护之前，受到防护的元件或是内部电路(亦称作防护元件/电路)可能会面临损坏的风险。一般而言，为了降低高压防护元件的触发电压，可能需要再构建一个额外的外部静电放电侦测电路。

高压防护元件通常具有低保持电压(holdingvoltage)的特性。低保持电压可能导致高压防护元件被不想要的噪声、或开机峰值电压(power-onpeakvoltage)或突波电压(surgevoltage)所触发，因而在正常操作过程中可能发生闩锁(1atch-up)效应。再者，高压防护元件可能具有场板效应(fieldplateeffect)。亦即，高压防护元件中电场的分布对于连接于不同元件或连接于元件的不同部分的线路的配线(routing)是敏感的。静电放电的电流更易于集中在靠近高压元件的表面或是源极之处。

发明内容

本发明是有关于一种半导体元件，半导体元件包括一基板、一形成于基板中的高压金属氧化物半导体结构(HVMOS)、及一形成于基板中的低压金属氧化物半导体结构(LVMOS)。高压金属氧化物半导体结构包括一第一半导体区、一第二半导体区、一第三半导体区、及一第四半导体区。第一半导体区具有一第一导电型与一第一掺杂程度。第二半导体区具有第一导电型与一第二掺杂程度，第二掺杂程度是低于第一掺杂程度。第三半导体区具有一第二导电型。第四半导体区具有第一导电型。第一半导体区、第二半导体区、第三半导体区、与第四半导体区是依序沿一第一方向排列，且第一半导体区、第二半导体区、第三半导体区、与第四半导体区分别是高压金属氧化物半导体结构的一漏极区、一漂移区、一通道区、与一源极区。低压金属氧化物半导体结构包括第四半导体区、一具有第二导电型的第五半导体区、与一具有第一导电型的第六半导体区。第四半导体区、第五半导体区、与第六半导体区是依序沿一第二方向排列，第二方向不同于第一方向，且第四半导体区、第五半导体区、与第六半导体区分别是低压金属氧化物半导体结构的一漏极区、一通道区、与一源极区。

本发明亦有关于一种半导体元件，半导体元件包括一基板、一形成于基板中的第一金属氧化物半导体结构、及一形成于基板中的第二金属氧化物半导体结构。第一金属氧化物半导体结构包括一第一漏极区、一第一通道区、与一第一源极区。第一漏极区、第一通道区、与第一源极区是依序沿一第一方向排列。第二金属氧化物半导体结构包括一第二漏极区、一第二通道区、与一第二源极区。第二漏极区、第二通道区、与第二源极区是依序沿一第二方向排列，第二方向不同于第一方向。第一源极区与该第二漏极区在基板中共享一共同的半导体区。

本发明亦有关于一种半导体元件，半导体元件包括一基板、及形成于基板中的一第一半导体区、一第二半导体区、一第三半导体区、一第四半导体区、一第五半导体区、与一第六半导体区。第一半导体区、第二半导体区、第三半导体区、与该第四半导体区是依序沿一第一方向排列。第四半导体区、第五半导体区、与第六半导体区是依序沿一第二方向排列，第二方向不同于第一方向。第一半导体区具有一第一导电型与一第一掺杂程度。第二半导体区具有第一导电型与一第二掺杂程度，第二掺杂程度是低于第一掺杂程度。第三半导体区具有一第二导电型。第四半导体区具有第一导电型。第五半导体区具有第二导电型。第六半导体区具有第一导电型。

与本说明书一致的特征与优点将部分描述于下文中，且部分的特征与优点由下列描述可清楚理解、或可通过本说明书的实际应用来得知。这些特征与优点将通过随附的本申请权利要求范围中所特别指出的元件及其组合而得以理解并获知。

应理解的是，上文中一般性的描述与下文中详细描述的实施方式皆仅用以作为示范及解释，而并非用以限定本发明。

为了加以说明本发明的原则，下文特举实施例，并配合说明书中的所附图式，作详细说明如下。

附图说明

图1A至图1C是根据本发明的一示范性的实施例的一静电放电防护元件的等效电路图。

图2是根据本发明的示范性的实施例的一部分的静电放电防护元件的平面图。

图3A至图3D是根据本发明的示范性的实施例以分别地沿图2中的A-A’、B-B’、C-C、与D-D’的剖面线的静电放电防护元件的剖面图。

图4A至图4B是根据本发明的另一示范性的实施例的一静电放电防护元件的剖面图。

图5A至图5B是根据本发明的又一示范性的实施例的一静电放电防护元件的剖面图。

图6A至图6B是根据本发明的实施例的测量传统式静电放电防护元件及新式静电放电防护元件的电流-电压曲线图。

图7A至图7B是根据本发明的实施例的测量传统式静电放电防护元件及新式静电放电防护元件的传输线脉冲曲线图。

【符号说明】

100：静电放电防护元件

102：高压金属氧化物半导体结构

104：低压金属氧化物半导体结构

102-2：高压漏极

102-4：高压栅极

102-6：高压源极

102-8：高压本体

104-2：低压漏极

104-4：低压栅极

104-6：低压源极

104-8：低压本体

106：电源供应终端

108：电路接地终端

110：内部电路

112、114、120：寄生双极结晶体管

202：基板

204：高压N型阱

204-1：第一高压N型阱部分

204-2：第二高压N型阱部分

206：P型本体

206-1：第一P型本体部分

206-2：第二P型本体部分

206-3：第三P型本体部分

208-1：第一N型阱

208-2：第二N型阱

210-1：第一N⁺区域

210-2：第二N⁺区域

212：第三N⁺区域

214：第四N⁺区域

220：多晶硅层

220-1：第一多晶硅部分

220-2：第二多晶硅部分

220-3：第三多晶硅部分

222-1：第一薄氧化物部分

222-2：第二薄氧化物部分

222-3：第三薄氧化物部分

222：薄氧化层

224-1：第一漏极接触

224-2：第二漏极接触

226：接触

228：P⁺区域

230：栅极接触

232：场氧化层

234、534：厚氧化层

236-1：第一P型阱

236-2：第二P型阱

238：重叠区域

404：深N型阱

具体实施方式

本发明的实施例包括一高压静电放电防护元件。

下文中，本发明的实施例将参照图式进行描述，并尽可能地于所有图式中使用相同的元件符号来指称相同或类似的元件。

图1A绘示本发明的示范性的高压静电放电防护元件100的等效电路。静电放电防护元件100包括形成于一元件中的高压金属氧化物半导体(HVMOS)结构102与低压金属氧化物半导体结构(LVMOS)104，亦即，如下文所述，高压金属氧化物半导体结构102与低压金属氧化物半导体结构104是彼此电性耦接，而不需使用另外的金属线路。在图1A所示的范例中，高压金属氧化物半导体结构102与低压金属氧化物半导体结构104皆是N通道金属氧化物半导体(N-channelMOS，NMOS)的结构。在图1A所示的等效电路中，高压金属氧化物半导体结构102包括一漏极(亦称作「高压漏极」)102-2、一栅极(亦称作「高压栅极」)102-4、一源极(亦称作「高压源极」)102-6、及一本体(亦称作「高压本体」)102-8。低压金属氧化物半导体结构104包括一漏极(亦称作「低压漏极」)104-2、一栅极(亦称作「低压栅极」)104-4、一源极(亦称作「低压源极」)104-6、及一本体(亦称作「低压本体」)104-8。

如图1A中所示，高压漏极102-2被电性耦接于终端106，终端106可连接于电源供应器(终端106亦称作「电源供应终端」)，且低压源极104-6被电性耦接于终端108，终端108可连接于电路接地(circuitground)(终端108亦称作「电路接地终端」)。高压栅极102-4与低压栅极104-4是彼此电性耦接，且高压栅极102-4与低压栅极104-4亦电性耦接于内部电路110，内部电路110受到静电放电防护元件100所保护。高压本体102-8与低压本体104-8是彼此电性耦接，且高压本体102-8与低压本体104-8亦电性耦接于电路接地终端108。

在图1A所示的等效电路中，高压源极102-6与低压漏极104-2是彼此电性耦接。如同下文将描述的本发明的实施例，高压源极102-6与低压漏极104-2是物理性地共享一个静电放电防护元件100中的共同区域。换言之，在静电放电防护元件100中的一个共同半导体区是作为高压金属氧化物半导体结构102的源极区与低压金属氧化物半导体结构104的漏极区两者。因此，在静电放电防护区域100的电路布局中，连接高压源极102-6与低压漏极104-2的线路(wiring)可以被省略，造成较小的线迹(footprint)。因此，静电放电防护装置100的尺寸可以受到缩减。

静电放电防护装置100中，各个高压金属氧化物半导体结构102与低压金属氧化物半导体结构104具有相关的一寄生双极结晶体管(parasiticbipolarjunctiontransistor，BJT)。在如图1A所示的范例中，寄生双极结晶体管的结构是NPN型双极结晶体管的结构。图1B绘示在静电放电防护元件100中的寄生双结晶体管结构的等效电路。在图1B中，寄生双极结晶体管112是有关于高压金属氧化物半导体结构102，且寄生双极结晶体管114是有关于低压金属氧化物半导体结构104。合并的寄生双极结晶体管112与114等同于一单一的寄生双极结晶体管120，寄生双极结晶体管120被电性耦接于电源供应终端106与电路接的终端108之间，如图1C中所不。

图2绘示静电放电防护元件100的一部分的平面示意图。图3A、图3B、图3C与图3D是在图2中分别地沿A-A’、B-B’、C-C’与D-D’剖面线的静电放电防护元件100的剖面图。如图2所示，A-A’、B-B’、C-C’剖面线是沿X方向延伸，且D-D’剖面线是沿Y方向延伸。X方向是垂直于Y方向。

请参阅图2与图3A至图3D，静电放电防护元件100包括一P型基板202、一高压N型阱204、一P型本体(P-body)206、及一第一N型阱208-1与一第二N型阱208-2。高压N型阱204是形成于P型基板中。P型本体206是形成于高压N型阱204中。第一N型阱208-1与一第二N型阱208-2是形成于高压N型阱204中。第一N型阱208-1与一第二N型阱208-2被电性耦接于高压N型阱204。第一N⁺区域210-1与一第二N⁺区域210-2是各自地形成于第一N型阱208-1与一第二N型阱208-2之中或之上。第一N⁺区域210-1与一第二N⁺区域210-2是各自地电性耦接于第一N型阱208-1与一第二N型阱208-2。静电放电防护元件100亦包括第三N⁺区域212与第四N⁺区域214。第三N⁺区域212与第四N⁺区域214是形成于P型本体206之中。

在静电放电防护元件100中，P型基板202可以是一P型硅基板或一P型绝缘体上硅基板(P-typesilicon-on-insulatorsubstrate)。高压N型阱204可通过例如是离子注入法(ionimplantation)将N型杂质掺入P型基板202中来形成，N型杂质例如是锑、砷、或磷。在一些实施例中，在高压N型阱204中的杂质浓度(即掺杂程度)是约1×10¹⁰/立方厘米至约1×10¹⁶/立方厘米。P型本体206可通过例如是离子注入法将P型杂质掺入高压N型阱204中来形成，P型杂质例如是硼、铝、或镓。在一些实施例中，在P型本体206中的杂质浓度(即掺杂程度)是约1×10¹²/立方厘米至约1×10²⁰/立方厘米。第一N型阱208-1与第二N型阱208-2可通过将另外的N型杂质掺入高压N型阱204中来形成。因此，第一N型阱208-1与第二N型阱208-2中的杂质浓度是高于高压N型阱204中的杂质浓度。在一些实施例中，第一N型阱208-1与第二N型阱208-2中的杂质浓度是在约1×10¹⁰/立方厘米至约1×10¹⁶/立方厘米的范围之中。第一N⁺区域210-1与第二N⁺区域210-2可通过将另外的N型杂质各自地掺入至第一N型阱208-1与第二N型阱208-2中来形成。在一些实施例中，第一N⁺区域210-1与第二N⁺区域210-2中的杂质浓度是在由约1×10¹⁵/立方厘米至约1×10²⁰/立方厘米的范围之中。第三N⁺区域212与第四N⁺区域214可通过将N型杂质掺至入P型本体206之中来形成。在一些实施例中，第三N+区域212与第四N⁺区域214中的杂质浓度是在由约1×10¹⁵/立方厘米至约1×10²⁰/立方厘米的范围之中。在一些实施例中，N⁺区域210-1、210-2、212、与214是形成于相同的掺杂步骤中，例如是相同的离子注入步骤。

静电放电防护元件100亦包括一连续性多晶硅层220与一连续性薄氧化层222。连续性多晶硅层220是形成于P型本体206之上。连续性薄氧化层222是形成于多晶硅层220与P型本体206之间。如下文所述，多晶硅层220的不同的部分是作为不同的金属氧化物半导体结构的栅极电极。类似地，薄氧化层222的不同的部分是作为不同的金属氧化物半导体结构的栅极介电膜。

如本发明的实施例，第一N型阱208-1是作为高压金属氧化物半导体结构102的第一漏极区，且第二N型阱208-2是作为高压金属氧化物半导体结构102的第二漏极区。第一N⁺区域210-1与第二N⁺区域210-2是分别地作为高压金属氧化物半导体102的第一漏极电极与第二漏极电极。

例如是图3C所示，高压N型阱204包括一第一高压N型阱部分204-1与一第二高压N型阱部分204-2。第一高压N型阱部分204-1是介于第一N型阱208-1与P型本体206之间。第二高压N型阱部分204-2是介于第二N型阱208-2与P型本体206之间。第一高压N型阱部分204-1与第二高压N型阱部分204-2是分别地作为高压金属氧化物半导体结构102的第一漂移区与第二漂移区。类似地，P型本体206包括一第一P型本体部分206-1与一第二P型本体部分206-2。第一P型本体部分206-1是介于第一高压N型阱部分204-1与第三N⁺区域212之间。第二P型本体部分206-2是介于第二高压N型阱部分204-2与第三N⁺区域212之间。第一P型本体部分206-1与第二P型本体部分206-2是分别地作为高压金属氧化物半导体结构102的第一通道区与第二通道区。第三N⁺区域212是作为高压金属氧化物半导体结构102的源极区。

例如是图3C所示，第一N型阱208-1、第一高压N型阱部分204-1、第一P型本体部分206-1、第三N⁺区域212、第二P型本体部分206-2、第二高压N型阱部分204-2、与第二N型阱208-2是依所描述的顺序沿X方向排列。又，对于第三N⁺区域212而言，第一N型阱208-1与第二N型阱208-2是彼此近乎对称地排列。对于第三N⁺区域212而言，第一高压N型阱部分204-1与第二高压N型阱部分204-2是彼此近乎对称地排列。对于第三N⁺区域212而言，第一P型本体部分206-1与第二P型本体部分206-2是彼此近乎对称地排列。

例如是图3C所示，多晶硅层220包括一第一多晶硅部分220-1与一第二多晶硅部分220-2。第一多晶硅部分220-1是作为高压金属氧化物半导体结构102的第一栅极电极。第二多晶硅部分220-2是作为高压金属氧化物半导体结构102的第二栅极电极。相应地，薄氧化层222包括一第一薄氧化物部分222-1与一第二薄氧化物部分222-2。第一薄氧化物部分222-1与第二薄氧化物部分222-2是分别地作为高压金属氧化物半导体结构102的第一栅极介电膜与第二栅极介电膜。

请参阅图3D，第三N⁺区域212亦作为低压金属氧化物半导体结构104的漏极区。第四N⁺区域214亦作为低压金属氧化物半导体结构104的源极区。P型本体206更包括一第三P型本体部分206-3，第三P型本体部分206-3是作为低压金属氧化物半导体结构104的通道区。多晶硅层220更包括一第三多晶硅部分220-3，第三多晶硅部分220-3是作为低压金属氧化物半导体结构104的栅极电极。相应地，薄氧化层222更包括一第三薄氧化物部分222-3，第三薄氧化物部分222-3是作为低压金属氧化物半导体结构104的栅极介电膜。如图3D中所示，第三N⁺区域212、第三P型本体部分206-3、与第四N⁺区域214是依所描述的顺序沿Y方向排列。

如本发明的实施例，静电放电防护元件100更包括第一漏极接触224-1与第二漏极接触224-2。第一漏极接触224-1是形成于第一N⁺区域210-1之上并电性耦接于第一N⁺区域210-1。第二漏极接触224-2是形成于第二N⁺区域210-2之上并电性耦接于第二N⁺区域210-2。第一漏极接触224-1与第二漏极接触224-2被电性耦接于电源供应终端106(未显示于图2与图3A至图3D中)。在一些实施例中，第一漏极接触224-1与第二漏极接触224-2是通过分别地于第一N⁺区域210-1与第二N⁺区域210-2上沉积一金属所形成，金属例如是铝。在图2与图3A至图3D所示的范例中，多个分散的第一漏极接触224-1与多个分散的第二漏极接触224-2是分别地形成于第一N⁺区域210-1与第二N⁺区域210-2之上。然而，在其他实施例中，一连续性第一漏极接触与一连续性第二漏极接触可分别地形成于第一N⁺区域210-1与第二N⁺区域210-2之上。

静电放电防护元件100更包括一接触226，接触226是形成于第四N⁺区域214之上并电性耦接于第四N⁺区域214。接触226将第四N⁺区域214电性耦接于电路接地终端108(未显示于图2与图3A至图3D中)，并因而作为静电放电防护装置100的源极接触。

如图1A所示，高压金属氧化物半导体102的本体102-8与低压金属氧化物半导体104的本体104-8是彼此电性耦接，且高压本体102-8与低压本体104-8亦电性耦接于电路接地终端108。如图3A至图3D所示，高压金属氧化物半导体102与低压金属氧化物半导体104的通道区(因而本体亦同)是由连续性P型本体206的不同部分所组成，且因而彼此电性耦接。静电放电防护元件100更包括P⁺区域228，P⁺区域228是形成于第四N⁺区域214之中。P⁺区域228是作为静电放电防护元件100的本体电极，亦即，一连接区将P型本体206电性耦接于接触226。就此而言，接触226亦作为静电放电防护元件100的一本体接触。

在一些实施例中，接触226是通过在第四N⁺区域214与P⁺区域228上沉积一金属所形成，金属例如是铝。应注意的是，在静电放电防护元件100中，没有接触形成于第三N⁺区域212之上，且亦没有接触电性耦接于第三N⁺区域212。

在静电放电防护元件100中，栅极接触230是形成于多晶硅层220之上，且栅极接触230被电性耦接于多晶硅层220，并因而电性耦接于高压金属氧化物半导体结构102与低压金属氧化物半导体结构104的栅极电极。栅极接触230被电性耦接于内部电路110(未显示于图2与图3A至图3D中)，栅极接触230是受到静电放电防护元件100所保护。

因此，如同上述，高压金属氧化物半导体结构102是形成于基板202之中，具有沿X方向排列的不同的功能区域，而低压金属氧化物半导体结构104是形成于基板202之中，具有沿Y方向排列的不同的功能区域。上述排列是示意于图2的平面图中。再者，低压金属氧化物半导体结构104是利用高压金属氧化物半导体结构102的中间部分来形成。因此，不需额外的芯片区域来形成低压金属氧化物半导体结构104。再者，如同上述，高压金属氧化物半导体结构102与低压金属氧化物半导体结构104使用共同的半导体区，亦即，第三N⁺区域212分别地作为源极区与漏极区，且因而高压金属氧化物半导体结构102与低压金属氧化物半导体结构104是彼此电性连接，而不需额外的线路。如同上述排列的结果，静电放电防护元件100的尺寸是缩小，且相较于制造传统的仅包括高压金属氧化物半导体结构的静电放电防护元件，并不需要额外的光蚀刻屏蔽来制造静电放电防护元件100。

请参阅图2与图3A至图3D，静电放电防护元件100亦包括用于隔离的场氧化层232。在一些实施例中，场氧化层232可通过浅沟道隔离层所取代。如图2与图3A至图3D所示，厚氧化层234是形成于薄氧化层222之外，并邻近于薄氧化层222。厚氧化层234的一些部分重叠于场氧化层232。并且，多晶硅层220的一些部分重叠于厚氧化层234。

静电放电防护元件100更包括一第一P型阱236-1与一第二P型阱236-2，第一P型阱236-1与第二P型阱236-2分别地环绕第一N型阱208-1与第二N型阱208-2。如图3A至图3C所示，第一P型阱236-1是部分地重叠于第一N型阱208-1，且第二P型阱236-2是部分地重叠于第二N型阱208-2(重叠区域在图中是标示为238)。由于第一P型阱236-1与第二P型阱236-2的存在，高压金属氧化物半导体结构102的第一漏极区与第二漏极区以及高压金属氧化物半导体结构102的源极区之间的电流是被迫通过第一P型阱236-1与第二P型阱236-2之下，且第一漏极区与第二漏极区以及源极区之间的电流路径因而变得较长。因此，高压金属氧化物半导体结构102的崩溃电压是增加，且静电放电防护元件100的崩溃电压是因而增加。在一些实施例中，第一P型阱236-1与第二P型阱236-2是通过将P型杂质分别地掺入至环绕且部分地重叠于第一N型阱区208-1与第二N型阱区208-2之中的区域来形成。

如本发明的实施例，高压N型阱204可由低掺杂浓度的一深N型阱来取代。图4A至图4B显示与本发明的实施例的另一示范性的高压静电放电防护元件400的剖面图。静电放电防护元件400的平面图与图2中所示的静电放电防护元件100的平面图相同，故并未显示。图4A至图4B的剖面图是分别地沿类似于图2A中的A-A’与B-B’剖面线的位置与延伸方向的剖面线所形成。在静电放电防护元件400中，是形成深N型阱404，而非是静电放电防护元件100的高压N型阱204。深N型阱404中的掺杂浓度是低于高压N型阱204中的掺杂浓度，且深N型阱404中的掺杂浓度可能是约1×10¹⁰/立方厘米至约1×10¹⁶/立方厘米。又，深N型阱404的深度可能大于高压N型阱204的深度，且深N型阱404的深度可能是在约1微米至约10微米的范围中。在一些实施例中，深N型阱404的深度是在约1微米至约5微米的范围中。静电放电防护元件400与静电放电防护元件100之间的另一差异在于，静电放电防护元件400不具有P型阱236-1与236-2。然而，由于深N型阱404的掺杂浓度是低于在高压N型阱204中的掺杂浓度，即使并未如同静电放电防护元件100中使用P型阱236-1与236-2，静电放电防护元件400的崩电压仍可维持在相对高的程度。

图5A至图5B显示本发明的实施例的又一示范性高压静电放电防护元件500的剖面图。图5A至图5B中的剖面图是分别地沿类似于图2A中的A-A’与B-B’剖面线的位置与延伸方向的剖面线所形成。除了第一N⁺区域210-1与P型本体206之间或第二N⁺区域210-2与P型本体206之间没有场氧化层形成之外，静电放电防护元件500是类似于静电放电防护元件400。取而代之的是，介于第一N⁺区域210-1与P型本体206之间的整体表面区域以及介于第二N⁺区域210-2与P型本体206之间的整体表面区域是通过厚氧化层534所覆盖。静电放电防护元件500的导通电阻(RDS-on)是低于静电放电防护元件400的导通电阻。

将传统式静电放电防护元件的电性特性及与本发明的实施例的高压静电放电防护元件(亦称作「新式静电放电防护元件」)的电性特性之间进行比较的结果是显示于图6A、图6B、图7A与图7B图中。

特别地，图6A至图6B显示传统式静电放电防护元件与新式静电放电防护元件的实际测量的漏极电流-漏极电压(I_Ds-V_Ds)曲线(其中「I_Ds」称作漏极电流，「V_DS」称作漏极电压)。图6A显示漏极电流-漏极电压曲线的线性区域，而图6B显示漏极电流-漏极电压曲线的线性区域及饱和区域两者。如图6A所示，在线性区域中，于相同的漏极电压之下，新式静电放电防护元件的漏极电流(I_Ds)是大于传统式静电放电防护元件的漏极电流(I_d)。又，当漏极电压增加，相较于传统式静电放电防护元件的漏极电流，新式静电放电防护元件的漏极电流是增加地较快。此种情形表示，新式静电放电防护元件的导通电阻是小于传统式静电放电防护元件的导通电阳。再者，如图6B所示，当元件进入饱和区域时，新式静电放电防护元件的漏极电流是高于传统式静电放电防护元件的漏极电流。亦即，新式静电放电防护元件的饱和电流(I_DS-sat)是高于传统式静电放电防护元件的饱和电流。综上所述，如图6A至图6B中所示，当静电放电事件发生时，相较于传统式静电放电防护元件，新式静电放电防护元件能够处理较大的电流。

本发明更进行传输线脉冲(TransmissionLinePulse，TLP)测试，以评估与本发明的实施例一致的元件以及传统式元件的静电放电防护效能。图7A显示传统式静电放电防护元件及新式静电放电防护元件的传输线脉冲曲线。图7B是传输线脉冲曲线的放大图，显示发生转折(snapback)的部分的细节，亦即是在元件被触发以导通的部分(图7A中被圈起来的区域)。在图7A至图7B中，水平轴代表漏极电压且垂直轴代表漏极电流。如图7A至图7B所示，当转折发生时，新式静电放电防护元件的漏极电流是高于传统式静电放电防护元件的漏极电流。亦即，新式静电放电防护元件的触发电流是高于传统式静电放电防护元件的触发电流。因此，在新式静电放电防护元件中，较不易于发生闩锁效应。

本发明所属技术领域中具有通常知识者在参酌本发明所揭露的说明书及实际应用后，能够清楚理解本发明的其他实施例。说明书及范例仅用以作为示范例，本发明的实际范畴及精神当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种半导体元件，包括：

一基板；

一高压金属氧化物半导体结构，形成于该基板中，该高压金属氧化物半导体结构包括：

一第一半导体区，具有一第一导电型与一第一掺杂程度，该第一半导体区是该高压金属氧化物半导体结构的一漏极区；

一第二半导体区，具有该第一导电型与一第二掺杂程度，该第二掺杂程度是低于该第一掺杂程度，该第二半导体区是该高压金属氧化物半导体结构的一漂移区；

一第三半导体区，具有一第二导电型，该第三半导体区是该高压金属氧化物半导体结构的一通道区；以及

一第四半导体区，具有该第一导电型，该第四半导体区是该高压金属氧化物半导体结构的一源极区，

其中该第一半导体区、该第二半导体区、该第三半导体区、与该第四半导体区是依序沿一第一方向排列；

一低压金属氧化物半导体结构，形成于该基板中，该低压金属氧化物半导体结构包括：

一第五半导体区，具有该第二导电型，该第五半导体区是该低压金属氧化物半导体的一通道区；及

一第六半导体区，具有该第一导电型，该第六半导体区是该低压金属氧化物半导体结构的一源极区，

其中：

该第四半导体区是该低压金属氧化物半导体结构的一漏极区，且

该第四半导体区、该第五半导体区、与该第六半导体区是依序沿一第二方向排列，该第二方向不同于该第一方向。

2.根据权利要求1所述的半导体元件，其中该第二方向是垂直于该第一方向。

3.根据权利要求1所述的半导体元件，其中：

该第一半导体区是该高压金属氧化物半导体结构的一第一漏极区，

该第二半导体区是该高压金属氧化物半导体结构的一第一漂移区，且

该第三半导体区是该高压金属氧化物半导体结构的一第一通道区，

该高压金属氧化物半导体结构更包括：

一第七半导体区，具有该第二导电型，该第七半导体区是该高压金属氧化物半导体结构的一第二通道区，对于该第四半导体区而言，该第三半导体区与该第七半导体区是彼此对称地排列；

一第八半导体区，具有该第一导电型与一第三掺杂程度，该第八半导体区是该高压金属氧化物半导体结构的一第二漂移区，对于该第四半导体区而言，该第二半导体区与该第八半导体区是彼此对称地排列；及

一第九半导体区，具有该第一导电型及一第四掺杂程度，该第四掺杂程度高于该第三掺杂程度，该第九半导体区是该高压金属氧化物半导体结构的一第二漏极区，且对于该第四半导体区而言，该第一半导体区与该第九半导体区是彼此对称地排列。

4.根据权利要求3所述的半导体元件，其中：

该第一掺杂程度等于该第四掺杂程度，且

该第二掺杂程度等于该第三掺杂程度。

5.根据权利要求3所述的半导体元件，其中该第二半导体区与该第八半导体区是一连续性阱中的多个部分，该连续性阱具有该第一导电型，且该连续性阱是形成于该基板中。

6.根据权利要求1所述的半导体元件，更包括：

一第一栅极介电膜，该第一栅极介电膜是形成于该第三半导体区之上；

一第一栅极电极，该第一栅极电极是形成于该第一栅极介电膜之上；

一第二栅极介电膜，该第二栅极介电膜是形成于该第五半导体区之上；及

一第二栅极电极，该第二栅极电极是形成于该第二栅极介电膜之上。

7.根据权利要求6所述的半导体元件，其中：

该第三半导体区与该第五半导体区是一连续性阱之中的多个部分，该连续性阱具有该第二导电型，且该连续性阱是形成于该基板中，

该第一栅极介电膜与该第二栅极介电膜是一连续性薄介电膜之中的多个部分，该连续性薄介电膜是形成于该基板之上，且

该第一栅极电极与该第二栅极电极是一连续性多晶硅层中的多个部分，该连续性多晶硅层是形成于该薄介电膜之上。

8.根据权利要求1所述的半导体元件，更包括：

一漏极接触，该漏极接触是形成于该第一半导体区之上；及

一源极接触，该源极接触是形成于该第六半导体区之上。

9.根据权利要求8所述的半导体元件，其中在该第四半导体区之上并没有形成接触。

10.根据权利要求1所述的半导体元件，其中：

该第一导电型是一N型导电型，且

该第二导电型是一P型导电型。

11.根据权利要求10所述的半导体元件，

其中该第一半导体区包括一N型阱，

该半导体元件更包括：

一N型重掺杂层，该N型重掺杂层是形成于该N型阱之中或该N型阱之上，该N型重掺杂层具有一第三掺杂程度，该第三掺杂程度高于该第一掺杂程度。

12.根据权利要求11所述的半导体元件，其中：

该基板是一P型基板，

该N型阱是一第一N型阱，

该第二半导体区是一第二N型阱的一部分，该第二N型阱是形成于该P型基板中，且

该第一N型阱是形成于该第二N型阱中。

13.根据权利要求12所述的半导体元件，其中该第三半导体区与该第五半导体区是一连续性P型阱之中的多个部分，该连续性P型阱是形成于该第二N型阱中。

14.根据权利要求12所述的半导体元件，其中该第二N型阱是一高压N型阱，在该高压N型阱中的该第二掺杂浓度是1×10¹⁰/立方厘米至1×10¹⁶/立方厘米。

15.根据权利要求14所述的半导体元件，更包括：

一P型阱，该P型阱是形成于该第二N型阱中，且该P型阱环绕于该第一N型阱。

16.根据权利要求15所述的半导体元件，其中该P型阱的一部分重叠于该第一N型阱的一部分。

17.根据权利要求1所述的半导体元件，更包括：

一连接区，该连接区具有该第二导电型，且该连接区是形成于该第六半导体区中，在该连接区中的掺杂程度是高于在该第五半导体区中的掺杂程度，且该连接区是接触并电性连接于该第五半导体区。

18.根据权利要求1所述的半导体元件，更包括：

一源极接触，该源极接触是接触并电性连接于该第六半导体区与该连接区两者。

19.一种半导体元件，包括：

一基板；

一第一金属氧化物半导体结构，形成于该基板中，该第一金属氧化物半导体结构包括一第一漏极区、一第一通道区、与一第一源极区，该第一漏极区、该第一通道区、与该第一源极区是依序沿一第一方向排列；及

一第二金属氧化物半导体结构，形成于该基板中，该第二金属氧化物半导体结构包括一第二漏极区、一第二通道区、与一第二源极区，该第二漏极区、该第二通道区、与该第二源极区是依序沿一第二方向排列，该第二方向不同于该第一方向，

其中该第一源极区与该第二漏极区在该基板中共享一共同的半导体区。

20.一种半导体元件，包括：

一基板；以及

一第一半导体区、一第二半导体区、一第三半导体区、一第四半导体区、一第五半导体区、与一第六半导体区，该第一半导体区、该第二半导体区、该第三半导体区、该第四半导体区、该第五半导体区、与该第六半导体区是形成于该基板中，

其中：

该第一半导体区、该第二半导体区、该第三半导体区、与该第四半导体区是依序沿一第一方向排列，

该第四半导体区、该第五半导体区、与该第六半导体区是依序沿一第二方向排列，该第二方向不同于该第一方向，

该第一半导体区具有一第一导电型与一第一掺杂程度，

该第二半导体区具有该第一导电型与一第二掺杂程度，该第二掺杂程度是低于该第一掺杂程度，

该第三半导体区具有一第二导电型，

该第四半导体区具有该第一导电型，

该第五半导体区具有该第二导电型，且

该第六半导体区具有该第一导电型。