CN101208777B - 离子植入方法 - Google Patents

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Abstract

本发明提供一种离子植入方法,其包括形成从衬底向外突出的一对间隔且相邻的特征。将所述对间隔特征的至少最外部分彼此横向拉离,其中在所述特征上方接纳有图案化光致抗蚀剂层,且所述图案化光致抗蚀剂层中具有接纳于所述对间隔特征中间的开口。在此类间隔特征被横向牵拉的同时,将物种离子植入到被接纳为低于所述对间隔特征的衬底材料中。在所述离子植入之后,从所述衬底移除所述图案化光致抗蚀剂层。预期有其它方面和实施方案。

Description

离子植入方法
技术领域
本发明涉及离子植入。
背景技术
离子植入是一种借以将材料引入到衬底中的方法。可将高能带电原子或分子植入到衬底的外表面区中和/或衬底内部较深处,这取决于赋予所述原子或分子的驱动能量。在一种典型使用中,离子植入将增强传导性的掺杂剂离子引入到半导体衬底(例如晶体硅)表面中并使其穿过半导体衬底表面。通过选择合适的植入物种、植入剂量和植入能量,技工可在衬底内形成所需区。
许多离子植入技术从与衬底的大体/整体定向垂直/正交的方向将植入物种驱动到衬底中。然而,在一些情况下,需要形成至少部分地在形成于衬底上方的结构或特征下方接纳的植入区。为了完成所述操作,可与正交偏离某一角度进行离子植入,借此至少部分地在从衬底突出的结构/特征下方接纳植入区。然而,半导体集成电路制作工业的趋势是使得特征变得更长且更靠近。这可有效地排除或至少降低成角度的离子植入方法可有效提供将在特征下方接纳的植入区的程度。
尽管本发明的动机是解决上文指出的问题,但其决不局限于此。本发明仅由如逐字描述的所附权利要求书限制,而不对说明书进行解释性或其它限制性参考,且根据等效物的原则。
发明内容
本发明包括多种离子植入方法。在一个实施方案中,一种离子植入方法包括形成一对从衬底向外突出的间隔且相邻的特征。将所述对间隔特征的至少最外部分彼此横向拉离,其中在所述特征上方接纳有图案化光致抗蚀剂层,且所述图案化光致抗蚀剂层中具有接纳于所述对间隔特征中间的开口。在此类间隔特征被横向牵拉的同时,将物种离子植入到接纳为低于所述对间隔特征的衬底材料中。在离子植入之后,从所述衬底移除图案化光致抗蚀剂层。
在一个实施方案中,一种离子植入方法包括形成一对从衬底向外突出的间隔且相邻的特征。确定第一组光致抗蚀剂处理参数,其将在特征上方形成图案化光致抗蚀剂层(其中具有接纳于所述特征中间的开口)后导致所述对特征的最外部分的第一横向分离。使用第二组光致抗蚀剂处理参数来在所述特征上方形成图案化光致抗蚀剂层,所述第二组光致抗蚀剂处理参数导致所述特征的最外部分的第二横向分离,其大于所述第一横向分离。在图案化光致抗蚀剂层位于特征上方的同时,将物种离子植入到接纳为低于所述对间隔特征的衬底材料中。在离子植入之后,从所述衬底移除图案化光致抗蚀剂层。
在一个实施方案中,一种离子植入方法包括形成从衬底向外突出的第一、第二和第三特征。所述第二特征接纳于所述第一和第三特征中间。向内朝向第二特征横向牵拉第一和第三特征的至少最外部分,其中在第一、第二和第三特征上方接纳图案化光致抗蚀剂层。在第二特征上方全部接纳图案化光致抗蚀剂层,且所述图案化光致抗蚀剂层桥接在第一与第三特征之间。图案化光致抗蚀剂层横向暴露第一和第三特征的外侧壁。在第一和第三特征被横向牵拉的同时,将物种离子植入到在第一和第三特征横向外部且邻近第一特征和第三特征的衬底材料中,且所述衬底材料接纳为低于第一和第三特征。在离子植入之后,从所述衬底移除图案化光致抗蚀剂层。
本发明的其它方面也是预期的。
附图说明
下文参看以下附图来描述本发明的优选实施例。
图1是根据本发明一个方面的处于处理中的衬底片段的图解截面图。
图2是在图1所示的处理步骤随后的处理步骤处的图1衬底片段的视图。
图3是在图2所示的处理步骤随后的处理步骤处的图2衬底片段的视图。
图4是在图3所示的处理步骤随后的处理步骤处的图3衬底片段的视图。
图5是根据本发明一个方面的处于处理中的替代实施例衬底片段的图解截面图。
图6是图5的俯视图,其中图5是穿过图6中的线5-5获得的。
图7是在图5所示的处理步骤随后的处理步骤处的图5衬底片段的视图。
图8是在图7所示的处理步骤随后的处理步骤处的图7衬底片段的视图。
图9是在图8所示的处理步骤随后的处理步骤处的图8衬底片段的视图。
具体实施方式
参看图1到4来描述根据本发明各方面的第一示范性离子植入方法。图1描绘衬底片段,其通常用参考数字10指示。所述衬底片段包含衬底12,所述衬底12具有从其向外突出的一系列特征13、14、15和16。衬底12可能包含任何一种材料或不同材料的组合,且在一个实施方案中,优选地包含半导体衬底。在此文献的上下文中,将术语“半导体衬底”或“半导电衬底”定义为意指任何包含半导电材料的构造,所述半导电材料包括但不限于例如半导电晶片的块状半导电材料(单独的或呈在上面包含其它材料的组合件的形式)以及半导电材料层(单独的或呈包含其它材料的组合件的形式)。术语“衬底”指的是任何支撑结构,包括但不限于上文描述的半导电衬底。另外,在此文献的上下文中,术语“层”包含单数形式和复数形式两者,除非另有指示。在一个示范性实施方案中,衬底12包含块状半导电材料,例如本征掺杂的单晶硅。替代性衬底当然也是预期的,其中绝缘体上覆半导体衬底只是一种示范性类型。
特征13、14、15和16可能具有相同大小和形状,或在大小和形状的至少一者方面有所不同。在所描绘的示范性实施例中,特征13、14、15和16包含场效应晶体管栅极堆叠,所述堆叠包含栅极介电层18、导电层20和绝缘帽22。示范性优选栅极介电层包含提供到55埃示范性厚度的二氧化硅。示范性导电层20包含700埃厚的多晶硅层24、85埃厚的基本钛层26、150埃厚的氮化钨层28和100埃厚的基本钨层30。示范性优选绝缘帽材料包含氮化硅,其例如提供到1500埃的示范性厚度。各个栅极堆叠13、14、15和16的示范性宽度以及紧接相邻的栅极堆叠之间的分离距离为750埃。这样进而提供所描绘的特征之间的间隔的约3.5的纵横比。
出于继续论述起见,着重于特征14和15来描述处理,所述特征14和15在示范性实施例中可视为一对从衬底12向外突出的间隔且相邻的特征。本文中进一步描述的处理结合至少一个内部接纳主题特征的共用横截面,且没有必要相对于在衬底12上方接纳的全部特征。在所描绘的横截面中,所述对间隔特征14和15的最外部分可视为具有横向分离距离25。在一个优选实施方案中,所述对特征具有至少为3.0的纵横比,且在其之间具有纵横比至少为3.0的间隔(例如,在所描绘横截面中的所描绘的示范性间隔31)。另外,在一个优选实施方案中,所述对特征具有至少为4.0的纵横比,且在其之间具有纵横比至少为4.0的间隔。
参看图2,所述对间隔特征14和15的最外部分已经彼此横向拉离,其中在特征14和15上方接纳有图案化光致抗蚀剂层32,且其中光致抗蚀剂层32在所述对间隔特征14与15中间具有接纳于其中的开口34。在此文献的上下文中,光致抗蚀剂是包含光敏化合物的任何材料,所述光敏化合物响应于暴露到光化能量等而经受化学反应,使得所述材料能够在光化能量暴露之后使用溶剂进行图案化或进行其它处理。除了光致抗蚀剂以外,层32还可能包括若干材料/层。在一个优选实施方案中,图案化光致抗蚀剂层32包含有机光致抗蚀剂。
利用可从Shin-Etsu Chemical Co.,Ltd(6-1,Ohtemachi 2-chome,Chiyoda-ku;Tokyo 100-0004,Japan)购得的额定3,150埃厚的SEPR701光致抗蚀剂层用上述示范性优选实施例来将本发明付诸实践。此类光致抗蚀剂经受115℃的预曝光烘焙持续90秒和110℃的后曝光烘焙持续90秒。光致抗蚀剂层32内的开口34的尺寸经额定选择为在所描绘的横截面中为0.5微米到5微米宽且0.1微米到100微米长。这导致在与衬底12正交偏离6°处(其中用数字40展示正交)将所述对特征中的每一者横向牵拉。
优选地,所述对示范性特征14和15中的每一者的横向牵拉为与衬底正交偏离1°到10°,其中认为与衬底正交偏离5°到8°的范围是较优选的。此外,在一个示范性优选实施方案中,在所述对特征14和15中的每一者的不到全部上方接纳图案化光致抗蚀剂层32。在所描绘的示范性实施例中,在所述对特征14和15中的每一者的约50%上方接纳所述图案化光致抗蚀剂层。本发明当然还预期在所述特征中的每一者的少于50%上方以及在所述特征的每一者的多于50%上方接纳图案化光致抗蚀剂层。图2描绘横向牵拉导致特征14和15的最外部分的横向分离35,所述横向分离35大于横向分离25。
参看图3,且其中间隔特征14和15彼此横向拉离,将适宜物种离子植入到衬底12的材料中,所述衬底12经接纳为低于所述对间隔特征14和15。这被描绘为形成示范性扩散区38。在一个示范性实施方案中,植入物种包含增强传导性的掺杂剂,例如植入为1×1011物种/cm2到1×1015物种/cm2的示范性剂量的硼或砷。此类离子植入可大体上与衬底正交,借此植入物种和区被接纳为低于所述对间隔特征14和15,但是至少在植入时不是也在其下方。因此,“低于”本身在此文献的上下文中不要求植入到特征正下方。然而,替代地且根据克服促成本发明的问题为较优选地,以与衬底正交偏离某一角度(即,以与正交偏离1°到10°)来进行离子植入,且因此也在植入时进入接纳于特征14和15正下方的某些衬底材料中。举例来说,图3描绘示范性箭头,其从正交方向40与衬底12成某一角度,且其中所描绘的扩散区38中的至少一些至少部分地接纳在特征14和15下方。因此,在一个实施方案中,横向牵拉所述对间隔特征的至少最上部分提供较大空间来使得能够相对于上方接纳特征14和15的衬底材料发生成角度的离子植入,且不管植入物种是否接纳于突出特征的正下方。离子植入角度(如果不是正交的话)可具有所述对特征的最外部分的由牵拉产生的相同角度,或可具有大于或小于此牵拉角度的角度。
参看图4,已经在离子植入之后从衬底12移除了图案化光致抗蚀剂层32。此类移除可通过任何现有或尚待开发的技术。一种示范性现有技术是通过氧等离子体灰化。通常且优选地,移除图案化光致抗蚀剂层32将从在上方接纳图案化光致抗蚀剂层32时的横向分离程度开始来降低特征14和15的最外部分的横向分离程度。横向分离程度的此类降低可能仅仅是部分的,或还可能优选地达到在形成图案化光致抗蚀剂层之前的程度。图4描绘示范性处理,借此已经将图2的横向分离35降低回到图1的横向分离25。当然,本发明各方面还预期不降低横向分离程度,以及将横向分离程度降低到与在形成光致抗蚀剂之前的开始值不同的某值。
相邻间隔特征或其它特征的至少最外部分的横向牵拉可通过本文所揭示的任何方法或通过随后开发的方法来发生。发现影响间隔特征的横向牵拉程度的因素包括抗蚀剂成分和间隔特征的高度。举例来说,较高特征往往会导致较高的横向牵拉程度。此外,往往会在沉积之后的所有处理时经受较高收缩程度的抗蚀剂成分与展现较小收缩率的抗蚀剂成分相比往往会导致较大横向牵拉。此外且不管特征高度和抗蚀剂成分,降低预曝光烘焙温度和/或预曝光烘焙时间往往会增加随后收缩率,且借此增加相邻间隔特征的横向牵拉程度。类似地且无论如何,增加后曝光烘焙温度和/或时间中的至少一者往往会最大化收缩率,且借此最大化相邻间隔特征的最外部分的横向牵拉。此外且无论如何,较厚光致抗蚀剂层与较薄光致抗蚀剂层相比趋向于较大横向牵拉。
在本发明的另一考虑方面中,举例来说且仅借助于实例如上文结合图1所描述,一种离子植入方法包括形成从衬底向外突出的一对间隔且相邻的特征。确定第一组光致抗蚀剂处理参数,其将在特征上方形成图案化光致抗蚀剂层(其中具有接纳于所述特征中间的开口)后导致所述对特征的最外部分的第一横向分离。举例来说且仅借助于实例来说,可确定第一组光致抗蚀剂处理参数,其导致所述对间隔特征的最外部分的与此类特征初始形成时的横向分离相同的第一横向分离,或导致大于或小于间隔特征初始形成时的横向分离的某第一横向分离。此第一组光致抗蚀剂处理参数将可能包括光致抗蚀剂层厚度、预曝光处理、后曝光处理等的一个或一个以上组合,例如如上文所描述。
确定此第一组光致抗蚀剂处理参数可能通过以下方式发生:在具有所述特征的衬底上方形成光致抗蚀剂层,且测量通过所利用的处理参数产生的横向牵拉程度(如果有的话)。所述衬底可能不是在其上方发生随后处理的那种衬底,或者可以是此类衬底。或者,可在实际上不必要求在任何衬底上方形成光致抗蚀剂的情况下,通过计算机或其它建模来确定所述第一组处理参数。
此后,使用第二组光致抗蚀剂处理参数在所述特征上方形成图案化光致抗蚀剂层,所述第二组光致抗蚀剂处理参数导致所述特征的最外部分的第二横向分离,其大于所述第一横向分离。仅借助于实例来说,结合图2来描绘这一情况。在一个实施方案中,第二组光致抗蚀剂处理参数包含图案化光致抗蚀剂层的厚度,其大于第一组光致抗蚀剂处理参数中的厚度。在一个实施方案中,第二组光致抗蚀剂处理参数包含预曝光烘焙温度和预曝光烘焙时间中的至少一者,其小于第一组光致抗蚀剂处理参数中的预曝光烘焙温度和预曝光烘焙时间。在一个实施方案中,第二组光致抗蚀剂处理参数包含后曝光烘焙温度和后曝光烘焙时间中的至少一者,其大于第一组光致抗蚀剂处理参数中的后曝光烘焙温度和后曝光烘焙时间。所述第一组和第二组的此类以不同方式陈述的光致抗蚀剂处理参数中的任何参数当然还可进行组合。
在图案化光致抗蚀剂层位于特征上方的同时,将物种离子植入到接纳为低于所述对间隔特征的衬底材料中,举例来说如已经展示的且上文结合图3描述的。
在离子植入之后,从衬底处移除图案化光致抗蚀剂层,例如如图4所展示的且已经在上文描述的。通常且优选地,图案化光致抗蚀剂层的此类移除将从在所述特征上方接纳图案化光致抗蚀剂层时的横向分离程度开始来降低所述对特征的最外部分的横向分离程度。示范性优选处理另外方面如上文结合本发明的第一描述实施方案和方面描述的。
参看图5到9来描述根据本发明多个方面的另一示范性离子植入方法。图5和6描绘包含衬底50的衬底片段49。衬底50包含半导电有源区域区54和居间电绝缘隔离区56,所述居间电绝缘隔离区56例如包含二氧化硅和氮化硅中的一者或一者以上。多个特征58、60、62、64和66展示为从衬底50形成并向外突出。在所描绘的示范性实施例中,所述特征包含场效应晶体管栅极堆叠,其例如具有与第一描述实施例的那些相同的示范性构造和标识。同样,所述特征可具有相同大小和形状,或在大小和形状的至少一者方面有所不同。在一个示范性优选实施例中,所述特征具有至少为3.0的纵横比,且在另一实施方案中,具有至少为4.0的纵横比。紧接相邻的特征之间的分离距离可与所描绘特征的宽度相同或不同。出于连续论述起见,特征60、62和64可视为包含从衬底50向外突出的第一、第二和第三特征,且其中第二特征62接纳在第一特征60与第三特征64中间。在一个实施方案中,特征62包含虚设栅极。“虚设栅极”在此文献的上下文中是不形成可操作电路的可操作部分的栅极线,且所述栅极线可在电路操作期间接地或以其它方式保持为非可操作电位。这可在电路制作期间提供用以促进制作相容形状的栅极线和栅极线间的间隔。
参看图7,已经向内朝向第二特征62横向牵拉第一特征60和第三特征64的至少最外部分,其中在第一、第二和第三特征60、62和64上方分别接纳有图案化光致抗蚀剂层70。图案化光致抗蚀剂层70优选地具有与结合第一描述实施例相对于光致抗蚀剂层32描述的属性相同的属性。另外,优选地,可如上文描述那样进行处理以赋予所述横向牵拉。在所描绘的横截面中,图案化光致抗蚀剂层70被接纳在第二特征62全部上方,且桥接在第一特征60与第三特征64之间。此外,图案化光致抗蚀剂层70横向暴露第一特征60和第三特征64的外侧壁67。优选地,第一和第三特征中的每一者的最外部分的横向牵拉为与衬底正交偏离1°到10°,其中较窄的优选范围为与衬底正交偏离5°到8°。图案化光致抗蚀剂层70优选地被接纳于第一特征60和第三特征64的不到全部上方,如图所示。此图案化光致抗蚀剂层可能被接纳于第一和第三特征的每一者的约50%上方、第一和第三特征的每一者的少于50%上方或第一和第三特征的每一者的多于50%上方。仅借助于实例来说,图7描绘图案化光致抗蚀剂层70被接纳于第一和第三特征的每一者的约40%上方。
参看图8,且在第一和第三特征被图案化光致抗蚀剂层70横向牵拉的同时,已经将物种离子植入到在第一特征60和第三特征64横向外部且邻近第一特征60和第三特征64的衬底材料中,且所述衬底材料被接纳为低于第一特征60和第三特征64,进而形成所说明的植入区75。可与衬底正交地来进行此类离子植入,借此通常所述植入区将包括非常少的(如果有的话)至少在植入时接纳于第一和第三特征正下方的部分。或者且更优选地,如图所示,以与衬底正交偏离某一角度进行离子植入,且进而植入到接纳于第一和第三特征下方的衬底材料中。离子植入角度(如果不是正交的话)可具有特征60和64的最外部分的由牵拉产生的相同角度,或可具有大于或小于此牵拉角度的角度。举例来说,以正交或以与正交偏离某一角度进行植入均优选地如上文结合第一描述实施例所描述的。
参看图9且在离子植入之后,已经从衬底移除了图案化光致抗蚀剂层70(未图示)。如同第一描述实施例一样,图案化光致抗蚀剂层的此类移除通常且优选地降低第一和第三特征与第二特征的最外部分的横向分离程度。横向分离程度的此类降低可能仅仅是部分的,或完全达到在形成图案化光致抗蚀剂层之前的程度。处理另外方面优选如上文描述的。

Claims (26)

1.一种离子植入方法,其包括:
形成从衬底向外突出的一对间隔且相邻的特征;
通过位于所述一对间隔且相邻的特征的至少最外部分的图案化光致抗蚀剂层的横向拉离动作,利用接纳于所述间隔且相邻的特征的上方的所述图案化光致抗蚀剂层将所述一对间隔且相邻的特征的至少最外部分彼此横向拉离,所述图案化光致抗蚀剂层中具有接纳于所述一对间隔且相邻的特征中间的开口;
在所述间隔且相邻的特征被横向牵拉的同时,将物种离子植入到接纳为低于所述一对间隔且相邻的特征的衬底材料中;以及
在所述离子植入之后,从所述衬底移除所述图案化光致抗蚀剂层。
2.根据权利要求1所述的方法,其中所述间隔且相邻的特征具有相同的大小和形状。
3.根据权利要求1所述的方法,其中所述间隔且相邻的特征在大小和形状的至少一者方面有所不同。
4.根据权利要求1所述的方法,其中所述间隔且相邻的特征包含场效应晶体管栅极堆叠,所述堆叠包含栅极介电层、导电层和绝缘帽。
5.根据权利要求1所述的方法,其中所述间隔且相邻的特征中每一者的最外部分的横向牵拉与所述衬底正交偏离1°到10°。
6.根据权利要求5所述的方法,其中所述间隔且相邻的特征中每一者的最外部分的横向牵拉与所述衬底正交偏离5°到8°。
7.根据权利要求1所述的方法,其中所述图案化光致抗蚀剂层的移除,使得所述一对间隔且相邻的特征的最外部分的横向分离程度从当所述图案化光致抗蚀剂层被接纳于所述一对间隔且相邻的特征上方时所具有的程度开始减小。
8.根据权利要求7所述的方法,其中所述图案化光致抗蚀剂层的移除将所述间隔且相邻的特征的最外部分的横向分离程度降低到形成所述图案化光致抗蚀剂层之前的横向分离程度。
9.根据权利要求1所述的方法,其中以与所述衬底正交偏离一角度来进行所述离子植入,且植入到接纳于所述一对间隔且相邻的特征下方的衬底材料中。
10.根据权利要求9所述的方法,其中所述离子植入角度等于由所述横向牵拉产生的所述一对间隔且相邻的特征的最外部分的与正交偏离的角度。
11.根据权利要求9所述的方法,其中所述离子植入角度大于由所述横向牵拉产生的所述一对间隔且相邻的特征的最外部分的与正交偏离的角度。
12.根据权利要求9所述的方法,其中所述离子植入角度小于由所述横向牵拉产生的所述一对间隔且相邻的特征的最外部分的与正交偏离的角度。
13.根据权利要求1所述的方法,其中将所述图案化光致抗蚀剂层接纳于所述一对间隔且相邻的特征的每一者上方的小于全部的部分。
14.根据权利要求13所述的方法,其中将所述图案化光致抗蚀剂层接纳于所述一对间隔且相邻的特征的每一者上方的50%的部分。
15.根据权利要求13所述的方法,其中将所述图案化光致抗蚀剂层接纳于所述一对间隔且相邻的特征的每一者上方的少于50%的部分。
16.根据权利要求13所述的方法,其中将所述图案化光致抗蚀剂层接纳于所述一对间隔且相邻的特征的每一者上方的多于50%的部分。
17.一种离子植入方法,其包括:
形成从衬底向外突出的一对间隔且相邻的特征;
利用接纳于所述间隔且相邻的特征上方的图案化光致抗蚀剂层将所述一对间隔且相邻的特征的至少最外部分彼此横向拉离成为与所述衬底正交偏离1°到10°,且所述图案化光致抗蚀剂层中具有接纳于所述一对间隔且相邻的特征中间的开口,所述间隔且相邻的特征具有至少为3.0的纵横比且在其之间具有纵横比为至少3.0的间隔;
在所述间隔且相邻的特征被横向牵拉的同时,将物种离子植入到接纳为低于所述对间隔且相邻的特征的衬底材料中;以与所述衬底正交偏离某一角度来进行所述离子植入,且植入到接纳于所述一对间隔且相邻的特征下方的衬底材料中;以及
在所述离子植入之后,从所述衬底移除所述图案化光致抗蚀剂层;所述图案化光致抗蚀剂层的所述移除,使得所述一对间隔且相邻的特征的最外部分的横向分离程度从当所述图案化光致抗蚀剂层被接纳于所述一对间隔且相邻的特征上方时的所具有的程度开始减小。
18.一种离子植入方法,其包含:
形成从衬底向外突出的一对间隔且相邻的特征;
确定第一组光致抗蚀剂处理参数,在所述间隔且相邻的特征上方形成了具有接纳于所述间隔且相邻的特征中间的开口的图案化光致抗蚀剂层后,所述第一组光致抗蚀剂处理参数将导致所述一对间隔且相邻的特征的最外部分的第一横向分离;
使用第二组光致抗蚀剂处理参数在所述间隔且相邻的特征上方形成所述图案化光致抗蚀剂层,所述第二组光致抗蚀剂处理参数导致所述间隔且相邻的特征的最外部分的第二横向分离,其大于所述第一横向分离,所述第二横向分离至少部分是由,通过第二组光致抗蚀剂处理参数在所述间隔且相邻的特征的至少最外部分形成的所述图案化光致抗蚀剂层的横向拉离动作,所导致的;
在由所述第二组光致抗蚀剂处理参数形成的所述图案化光致抗蚀剂层位于所述特征上方的同时,将物种离子植入到接纳为低于所述一对间隔且相邻的特征的衬底材料中;以及
在所述离子植入之后,从所述衬底移除所述图案化光致抗蚀剂层。
19.根据权利要求18所述的方法,其中所述第二组光致抗蚀剂处理参数包含所述图案化光致抗蚀剂层的厚度,其大于所述第一组光致抗蚀剂处理参数中的厚度。
20.根据权利要求18所述的方法,其中所述第二组光致抗蚀剂处理参数包含预曝光烘焙温度和预曝光烘焙时间中的至少一者,其小于所述第一组光致抗蚀剂处理参数中的预曝光烘焙温度和预曝光烘焙时间。
21.根据权利要求18所述的方法,其中所述图案化光致抗蚀剂层的移除,使得所述一对间隔且相邻的特征的最外部分的横向分离程度从当所述图案化光致抗蚀剂层被接纳于所述一对间隔且相邻的特征上方时所具有的程度开始减小。
22.根据权利要求18所述的方法,其中以与所述衬底正交偏离一角度来进行所述离子植入,且植入到接纳于所述一对间隔且相邻的特征下方的衬底材料中。
23.根据权利要求18所述的方法,其中所述间隔且相邻的特征具有相同的大小和形状。
24.根据权利要求18所述的方法,其中所述间隔且相邻的特征在大小和形状的至少一者方面有所不同。
25.根据权利要求18所述的方法,其中所述图案化光致抗蚀剂层接纳于所述一对间隔且相邻的特征的每一者上方的少于全部的部分。
26.一种离子植入方法,其包括:
形成从衬底向外突出的第一、第二和第三特征;所述第二特征接纳于所述第一和第三特征中间;
通过位于所述第一和第三部分的至少最外部分的图案化光致抗蚀剂层的横向拉离的动作,利用接纳于所述第一、第二和第三特征上方的图案化光致抗蚀剂层向内朝向所述第二特征横向牵拉所述第一和第三特征的至少最外部分;所述图案化光致抗蚀剂层被全部接纳于所述第二特征上方且桥接在所述第一与第三特征之间;所述图案化光致抗蚀剂层横向暴露所述第一和第三特征的外侧壁;
在所述第一和第三特征被横向牵拉的同时,将物种离子植入到在所述第一和第三特征横向外部且邻近所述第一特征和第三特征的衬底材料中,且所述衬底材料接纳为低于所述第一和第三特征;以及
在所述离子植入之后,从所述衬底移除所述图案化光致抗蚀剂层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5181710B2 (ja) * 2008-02-14 2013-04-10 住友電気工業株式会社 半導体装置の製造方法
CN111211039B (zh) * 2019-01-18 2020-11-20 合肥晶合集成电路有限公司 沟槽隔离结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155369A (en) * 1990-09-28 1992-10-13 Applied Materials, Inc. Multiple angle implants for shallow implant
US6146929A (en) * 1998-07-09 2000-11-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device using multiple steps continuously without exposing substrate to the atmosphere
US6200884B1 (en) * 1999-07-31 2001-03-13 Advanced Micro Devices, Inc. Method for shaping photoresist mask to improve high aspect ratio ion implantation
CN1471724A (zh) * 2000-11-03 2004-01-28 Lm��������绰��˾ 高电压自定位mos元件的集成

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS515935B2 (zh) * 1972-04-17 1976-02-24
US4033797A (en) * 1973-05-21 1977-07-05 Hughes Aircraft Company Method of manufacturing a complementary metal-insulation-semiconductor circuit
JPH05110111A (ja) * 1991-10-21 1993-04-30 Mitsubishi Electric Corp 半導体装置の製造方法
JPH06151350A (ja) * 1992-11-13 1994-05-31 Sony Corp 半導体装置の製造方法
US5376578A (en) * 1993-12-17 1994-12-27 International Business Machines Corporation Method of fabricating a semiconductor device with raised diffusions and isolation
JPH0822965A (ja) * 1994-07-05 1996-01-23 Kawasaki Steel Corp フォトレジストマスクおよび半導体装置の不純物領域形成方法
JPH10229178A (ja) * 1997-02-13 1998-08-25 Mitsubishi Electric Corp 半導体装置の製造方法
US6326300B1 (en) * 1998-09-21 2001-12-04 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method
US6576405B1 (en) * 1999-07-01 2003-06-10 Zilog, Inc. High aspect ratio photolithographic method for high energy implantation
JP2001077360A (ja) * 1999-09-03 2001-03-23 Matsushita Electronics Industry Corp 半導体装置の製造方法
US6420226B1 (en) * 2001-12-12 2002-07-16 Taiwan Semiconductor Manufacturing Company Method of defining a buried stack capacitor structure for a one transistor RAM cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155369A (en) * 1990-09-28 1992-10-13 Applied Materials, Inc. Multiple angle implants for shallow implant
US6146929A (en) * 1998-07-09 2000-11-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device using multiple steps continuously without exposing substrate to the atmosphere
US6200884B1 (en) * 1999-07-31 2001-03-13 Advanced Micro Devices, Inc. Method for shaping photoresist mask to improve high aspect ratio ion implantation
CN1471724A (zh) * 2000-11-03 2004-01-28 Lm��������绰��˾ 高电压自定位mos元件的集成

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