JPH09219513A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09219513A JPH09219513A JP8022667A JP2266796A JPH09219513A JP H09219513 A JPH09219513 A JP H09219513A JP 8022667 A JP8022667 A JP 8022667A JP 2266796 A JP2266796 A JP 2266796A JP H09219513 A JPH09219513 A JP H09219513A
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- oxide film
- polycrystalline silicon
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- diffusion layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】シリコン基板の掘れによるゲート配線と拡散層
のコンタクト抵抗の増大を回避して、ＬＳＩの微細化に
適した半導体を製造すること。 【解決手段】埋込み素子分離領域１２が形成されたｐ型
半導体基板１１上にゲート酸化膜１３が形成され、更に
多結晶シリコン層１４が堆積される。次に、埋込み素子
分離領域１２の片側の内壁が露出するように多結晶シリ
コン層１４が除去されて、埋込み素子分離領域１２内に
溝１５が形成される。次いで、全面に多結晶シリコン層
１６が堆積され、多結晶シリコン層１４、１６に、ｎ+
不純物が添加されると共に溝１５の側壁に拡散層１７が
形成される。多結晶シリコン層１６上にタングステンシ
リサイド１８がスパッタされた後、埋込み素子分離領域
１２内に収まるようにゲート配線が加工される。このゲ
ート配線をマスクとしてＮ型のイオン注入が行われて、
ソース・ドレイン拡散層１９が形成される。
のコンタクト抵抗の増大を回避して、ＬＳＩの微細化に
適した半導体を製造すること。 【解決手段】埋込み素子分離領域１２が形成されたｐ型
半導体基板１１上にゲート酸化膜１３が形成され、更に
多結晶シリコン層１４が堆積される。次に、埋込み素子
分離領域１２の片側の内壁が露出するように多結晶シリ
コン層１４が除去されて、埋込み素子分離領域１２内に
溝１５が形成される。次いで、全面に多結晶シリコン層
１６が堆積され、多結晶シリコン層１４、１６に、ｎ+
不純物が添加されると共に溝１５の側壁に拡散層１７が
形成される。多結晶シリコン層１６上にタングステンシ
リサイド１８がスパッタされた後、埋込み素子分離領域
１２内に収まるようにゲート配線が加工される。このゲ
ート配線をマスクとしてＮ型のイオン注入が行われて、
ソース・ドレイン拡散層１９が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の構造及
び製造方法に関するもので、特にメモリＬＳＩのセルア
レイに使用される半導体装置及びその製造方法に関する
ものである。
び製造方法に関するもので、特にメモリＬＳＩのセルア
レイに使用される半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】一般に、ＬＳＩのメモリセルアレイ微細
化に於いては、ＭＯＳＦＥＴのゲートと、隣り合ったＭ
ＯＳＦＥＴのソース・ドレイン拡散層とを、アルミニウ
ム（Ａｌ）配線を介さずにダイレクトにコンタクトをと
る技術が必須となっている。
化に於いては、ＭＯＳＦＥＴのゲートと、隣り合ったＭ
ＯＳＦＥＴのソース・ドレイン拡散層とを、アルミニウ
ム（Ａｌ）配線を介さずにダイレクトにコンタクトをと
る技術が必須となっている。
【０００３】このコンタクトは、不純物を添加した多結
晶シリコン及びポリサイドで形成されたゲート配線か
ら、シリコン基板中に不純物を熱拡散させることにより
拡散層を形成し、隣接するソース・ドレイン拡散層と接
続させる方法が主流である。この方法によれば、Ａｌ配
線による接続の場合のような、ゲート／コンタクト、ソ
ース・ドレイン拡散層／コンタクト、コンタクト／Ａｌ
配線の、各層間の合わせ余裕がいらないため、微細なＬ
ＳＩ加工に適している。
晶シリコン及びポリサイドで形成されたゲート配線か
ら、シリコン基板中に不純物を熱拡散させることにより
拡散層を形成し、隣接するソース・ドレイン拡散層と接
続させる方法が主流である。この方法によれば、Ａｌ配
線による接続の場合のような、ゲート／コンタクト、ソ
ース・ドレイン拡散層／コンタクト、コンタクト／Ａｌ
配線の、各層間の合わせ余裕がいらないため、微細なＬ
ＳＩ加工に適している。
【０００４】しかしながら、このような接続方法では、
ゲート配線の加工に於いて、ゲートから拡散させた拡散
層とソース・ドレイン拡散層接続部の基板がエッチング
されてしまうという課題を有している。これは、ゲート
を基板に接触させるために、ゲート酸化膜を除去した基
板の露出した部分が存在するからである。
ゲート配線の加工に於いて、ゲートから拡散させた拡散
層とソース・ドレイン拡散層接続部の基板がエッチング
されてしまうという課題を有している。これは、ゲート
を基板に接触させるために、ゲート酸化膜を除去した基
板の露出した部分が存在するからである。
【０００５】しかも、ＭＯＳＦＥＴの微細化に伴うゲー
ト酸化膜の薄膜化により、ゲート配線のエッチングに於
ける酸化膜に対する選択性の向上が要求されている。こ
れより、基板が、より深く、楔型にエッチングされてし
まう方向に進んでいる。
ト酸化膜の薄膜化により、ゲート配線のエッチングに於
ける酸化膜に対する選択性の向上が要求されている。こ
れより、基板が、より深く、楔型にエッチングされてし
まう方向に進んでいる。
【０００６】このため、楔型の基板の溝にソース・ドレ
インのイオン注入が入らず、ゲートから拡散させた拡散
層とソース・ドレイン拡散層間が高抵抗化してしまうこ
とが課題となっている。
インのイオン注入が入らず、ゲートから拡散させた拡散
層とソース・ドレイン拡散層間が高抵抗化してしまうこ
とが課題となっている。
【０００７】図３は、従来のＳＲＡＭ ＬＳＩのメモリ
セルアレイに於けるポリサイドゲートと拡散層のコンタ
クト部分の製造工程の一例を示す断面図である。先ず、
図３（ａ）に示されるように、ｐ型の半導体（シリコ
ン）基板１の素子分離形成予定領域がＲＩＥによりエッ
チングされ、酸化膜が埋込まれることによって埋込み素
子分離領域２が形成される。続いて膜厚が９０オングス
トローム程度のゲート酸化膜３が半導体基板１上に形成
され、更にこのにゲート酸化膜３上に５００〜１０００
オングストローム程度の多結晶シリコン層４が堆積され
る。
セルアレイに於けるポリサイドゲートと拡散層のコンタ
クト部分の製造工程の一例を示す断面図である。先ず、
図３（ａ）に示されるように、ｐ型の半導体（シリコ
ン）基板１の素子分離形成予定領域がＲＩＥによりエッ
チングされ、酸化膜が埋込まれることによって埋込み素
子分離領域２が形成される。続いて膜厚が９０オングス
トローム程度のゲート酸化膜３が半導体基板１上に形成
され、更にこのにゲート酸化膜３上に５００〜１０００
オングストローム程度の多結晶シリコン層４が堆積され
る。
【０００８】次に、図３（ｂ）に示されるように、全面
に５００〜１０００オングストローム程度の多結晶シリ
コン層５が堆積されて、多結晶シリコン層４及び多結晶
シリコン層５に、Ｐ拡散法、またはイオン注入法を用い
てｎ型不純物が添加されると同時にｎ型の拡散層６が形
成される。
に５００〜１０００オングストローム程度の多結晶シリ
コン層５が堆積されて、多結晶シリコン層４及び多結晶
シリコン層５に、Ｐ拡散法、またはイオン注入法を用い
てｎ型不純物が添加されると同時にｎ型の拡散層６が形
成される。
【０００９】そして、図３（ｃ）に示されるように、多
結晶シリコン層５上にゲート配線の低抵抗化のためのタ
ングステンシリサイド７が１０００オングストローム程
度スパッタされる。その後、リソグラフィ法とＲＩＥエ
ッチング技術により、ゲート配線の加工が行われる。
結晶シリコン層５上にゲート配線の低抵抗化のためのタ
ングステンシリサイド７が１０００オングストローム程
度スパッタされる。その後、リソグラフィ法とＲＩＥエ
ッチング技術により、ゲート配線の加工が行われる。
【００１０】次に、図３（ｄ）に示されるように、ゲー
ト配線がマスクとして使用され、Ｎ型のイオン注入が行
われることにより、ソース・ドレイン拡散層９が形成さ
れる。
ト配線がマスクとして使用され、Ｎ型のイオン注入が行
われることにより、ソース・ドレイン拡散層９が形成さ
れる。
【００１１】
【発明が解決しようとする課題】ところで、図３（ａ）
〜（ｄ）のように構成された従来の半導体装置によれ
ば、ゲートをシリコン基板１と接触させるためにゲート
酸化膜が除去され、基板が露出した部分の上に多結晶シ
リコン層５が存在する箇所が存在する。一方、ＲＩＥで
は、シリコンと多結晶シリコンの間の選択比を充分にと
ることができない。この結果、図３（ｃ）に示されるよ
うに、ゲート配線の加工に於いてシリコン基板１の一部
がエッチングされて溝８が生じる。
〜（ｄ）のように構成された従来の半導体装置によれ
ば、ゲートをシリコン基板１と接触させるためにゲート
酸化膜が除去され、基板が露出した部分の上に多結晶シ
リコン層５が存在する箇所が存在する。一方、ＲＩＥで
は、シリコンと多結晶シリコンの間の選択比を充分にと
ることができない。この結果、図３（ｃ）に示されるよ
うに、ゲート配線の加工に於いてシリコン基板１の一部
がエッチングされて溝８が生じる。
【００１２】この溝８の掘れを防ぐため、例えば、図４
に示されるように、ゲート配線とゲート酸化膜をオーバ
ーラップするように加工すれば、掘れを防ぐことは可能
となる。しかしながら、ゲート配線をマスクとして、ソ
ース・ドレイン拡散層９′が形成されるので、ゲートか
ら拡散された拡散層との接続をすることができない。
に示されるように、ゲート配線とゲート酸化膜をオーバ
ーラップするように加工すれば、掘れを防ぐことは可能
となる。しかしながら、ゲート配線をマスクとして、ソ
ース・ドレイン拡散層９′が形成されるので、ゲートか
ら拡散された拡散層との接続をすることができない。
【００１３】したがって、リソグラフィ法によるパター
ニング合わせのずれを考慮した余裕が必要となり、シリ
コン基板の掘れを避けることはできないという課題を有
している。
ニング合わせのずれを考慮した余裕が必要となり、シリ
コン基板の掘れを避けることはできないという課題を有
している。
【００１４】また、シリコン基板の掘れの深さは３００
０〜４０００オングストロームに及ぶことは少なくな
い。このため、溝８に角度を付けた回転イオン注入法を
用いたとしても、ゲート配線の影になり、溝の側面や底
に十分な不純物拡散層を形成するのは困難であった。
０〜４０００オングストロームに及ぶことは少なくな
い。このため、溝８に角度を付けた回転イオン注入法を
用いたとしても、ゲート配線の影になり、溝の側面や底
に十分な不純物拡散層を形成するのは困難であった。
【００１５】本発明は上記実状に鑑みてなされたもので
あり、シリコン基板の掘れによるゲート配線と拡散層の
コンタクト抵抗の増大を回避し、更にＬＳＩの微細化に
適する半導体製造装置及びその製造方法を提供すること
を目的とする。
あり、シリコン基板の掘れによるゲート配線と拡散層の
コンタクト抵抗の増大を回避し、更にＬＳＩの微細化に
適する半導体製造装置及びその製造方法を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】すなわち本発明の半導体
装置は、少なくとも第１導電型の多結晶シリコンを有す
る積層構造の第１ＭＯＳＦＥＴと、埋込み型の素子分離
領域を介して隣接する第２ＭＯＳＦＥＴとを有し、上記
第１ＭＯＳＦＥＴのゲート配線と、上記第２ＭＯＳＦＥ
Ｔの第１導電型のソース若しくはドレイン拡散層が電気
的に接続された半導体装置に於いて、上記第２ＭＯＳＦ
ＥＴの第１導電型のソース若しくはドレイン拡散層と電
気的に接続されるもので、上記埋込み型の素子分離領域
の上記第２ＭＯＳＦＥＴ側の内壁に上記ゲート配線から
不純物拡散されて形成された第１導電型の拡散層とを具
備することを特徴とする。
装置は、少なくとも第１導電型の多結晶シリコンを有す
る積層構造の第１ＭＯＳＦＥＴと、埋込み型の素子分離
領域を介して隣接する第２ＭＯＳＦＥＴとを有し、上記
第１ＭＯＳＦＥＴのゲート配線と、上記第２ＭＯＳＦＥ
Ｔの第１導電型のソース若しくはドレイン拡散層が電気
的に接続された半導体装置に於いて、上記第２ＭＯＳＦ
ＥＴの第１導電型のソース若しくはドレイン拡散層と電
気的に接続されるもので、上記埋込み型の素子分離領域
の上記第２ＭＯＳＦＥＴ側の内壁に上記ゲート配線から
不純物拡散されて形成された第１導電型の拡散層とを具
備することを特徴とする。
【００１７】また本発明の半導体装置の製造方法は、第
１導電型のシリコン基板の一部を除去した領域に酸化膜
を埋込んで埋込み酸化膜を形成する第１の工程と、上記
シリコン基板に酸化膜を形成する第２の工程と、上記酸
化膜上に第２導電型の多結晶シリコンを形成する第３の
工程と、上記第２導電型の多結晶シリコンの一部及び上
記埋込み酸化膜の一部を除去し、該埋込み酸化膜の内壁
の一部のシリコン基板を露出させる第４の工程と、上記
多結晶シリコン上及び上記埋込み酸化膜を除去した部分
に第２導電型の多結晶シリコンを形成する第５の工程
と、上記第２導電型の多結晶シリコン中から上記シリコ
ン基板を露出させた上記埋込み酸化膜の内壁に第２導電
型の不純物を拡散し、第２導電型の不純物拡散層を形成
する第６の工程とを具備することを特徴とする。
１導電型のシリコン基板の一部を除去した領域に酸化膜
を埋込んで埋込み酸化膜を形成する第１の工程と、上記
シリコン基板に酸化膜を形成する第２の工程と、上記酸
化膜上に第２導電型の多結晶シリコンを形成する第３の
工程と、上記第２導電型の多結晶シリコンの一部及び上
記埋込み酸化膜の一部を除去し、該埋込み酸化膜の内壁
の一部のシリコン基板を露出させる第４の工程と、上記
多結晶シリコン上及び上記埋込み酸化膜を除去した部分
に第２導電型の多結晶シリコンを形成する第５の工程
と、上記第２導電型の多結晶シリコン中から上記シリコ
ン基板を露出させた上記埋込み酸化膜の内壁に第２導電
型の不純物を拡散し、第２導電型の不純物拡散層を形成
する第６の工程とを具備することを特徴とする。
【００１８】更に本発明の半導体装置の製造方法は、第
１導電型のシリコン基板の一部を除去した領域に埋込み
酸化膜を埋込む第１の工程と、上記シリコン基板に酸化
膜を形成する第２の工程と、上記酸化膜上に第２導電型
の多結晶シリコンを形成する第３の工程と、上記酸化膜
及び第２導電型の多結晶シリコンの一部、及び上記埋込
み酸化膜の一部を除去し、表面の一部と該埋込み酸化膜
の内壁の一部のシリコン基板を露出させる第４の工程
と、上記多結晶シリコン上及び上記埋込み酸化膜中に第
２導電型の多結晶シリコンを形成すると同時に上記シリ
コン基板の一部に埋込み酸化膜を形成する第５の工程
と、上記第２導電型の多結晶シリコン中から記シリコン
基板を露出させた埋込み酸化膜の内壁に第２導電型の不
純物を拡散し、第２導電型の不純物拡散層を形成する第
６の工程とを具備することを特徴とする。
１導電型のシリコン基板の一部を除去した領域に埋込み
酸化膜を埋込む第１の工程と、上記シリコン基板に酸化
膜を形成する第２の工程と、上記酸化膜上に第２導電型
の多結晶シリコンを形成する第３の工程と、上記酸化膜
及び第２導電型の多結晶シリコンの一部、及び上記埋込
み酸化膜の一部を除去し、表面の一部と該埋込み酸化膜
の内壁の一部のシリコン基板を露出させる第４の工程
と、上記多結晶シリコン上及び上記埋込み酸化膜中に第
２導電型の多結晶シリコンを形成すると同時に上記シリ
コン基板の一部に埋込み酸化膜を形成する第５の工程
と、上記第２導電型の多結晶シリコン中から記シリコン
基板を露出させた埋込み酸化膜の内壁に第２導電型の不
純物を拡散し、第２導電型の不純物拡散層を形成する第
６の工程とを具備することを特徴とする。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明の第１の実
施の形態の半導体装置の製造工程を示す断面図である。
施の形態について説明する。図１は、本発明の第１の実
施の形態の半導体装置の製造工程を示す断面図である。
【００２０】先ず、図１（ａ）に示されるように、単結
晶シリコンから成るｐ型の半導体基板１１の素子分離形
成予定領域がＲＩＥによりエッチングされる。そして、
酸化膜が埋込まれることにより、埋込み素子分離領域１
２が形成される。
晶シリコンから成るｐ型の半導体基板１１の素子分離形
成予定領域がＲＩＥによりエッチングされる。そして、
酸化膜が埋込まれることにより、埋込み素子分離領域１
２が形成される。
【００２１】続いて、例えば８００℃、ＨＣｌ１０％の
酸化雰囲気で、膜厚が９０オングストローム程度のゲー
ト酸化膜１３が半導体基板１１上に形成される。更に、
ゲート酸化膜１３上に、例えば化学気相成長法が用られ
ることにより、５００オングストローム程度の多結晶シ
リコン層１４が堆積される。
酸化雰囲気で、膜厚が９０オングストローム程度のゲー
ト酸化膜１３が半導体基板１１上に形成される。更に、
ゲート酸化膜１３上に、例えば化学気相成長法が用られ
ることにより、５００オングストローム程度の多結晶シ
リコン層１４が堆積される。
【００２２】次に、図１（ｂ）に示されるように、ゲー
トと拡散層のコンタクトを形成すべく部分が、リソグラ
フィ法によりパターニングされて、埋込み素子分離領域
１２の片側の内壁（シリコン基板）が露出するように、
多結晶シリコン層１４が、例えば非等方性エッチング技
術、若しくは等方性エッチング技術で除去される。その
後、同じマスクで埋込み素子分離領域１２が、例えば非
等方性エッチング技術、若しくは弗化アンモニウムエッ
チングが用いられて、埋込み素子分離領域１２内に溝１
５が形成される。
トと拡散層のコンタクトを形成すべく部分が、リソグラ
フィ法によりパターニングされて、埋込み素子分離領域
１２の片側の内壁（シリコン基板）が露出するように、
多結晶シリコン層１４が、例えば非等方性エッチング技
術、若しくは等方性エッチング技術で除去される。その
後、同じマスクで埋込み素子分離領域１２が、例えば非
等方性エッチング技術、若しくは弗化アンモニウムエッ
チングが用いられて、埋込み素子分離領域１２内に溝１
５が形成される。
【００２３】次いで、全面に１５００オングストローム
程度の多結晶シリコン層１６が堆積される。そして、多
結晶シリコン層１４、１６に、Ｐ拡散法（例えば、８５
０℃で３０分のＰ拡散）が用いられて、ｎ+ 不純物が添
加されると共に、溝１５の側壁に拡散層１７が形成され
る。
程度の多結晶シリコン層１６が堆積される。そして、多
結晶シリコン層１４、１６に、Ｐ拡散法（例えば、８５
０℃で３０分のＰ拡散）が用いられて、ｎ+ 不純物が添
加されると共に、溝１５の側壁に拡散層１７が形成され
る。
【００２４】続いて、図１（ｃ）に示されるように、多
結晶シリコン層１６上に１０００オングストローム程度
のタングステンシリサイド１８がスパッタされる。その
後、リソグラフィ法とＲＩＥエッチング技術が用いられ
て、ゲート配線の加工が行われる。この際、ゲート配線
のエッジは、埋込み素子分離領域１２内に収まるように
加工される。
結晶シリコン層１６上に１０００オングストローム程度
のタングステンシリサイド１８がスパッタされる。その
後、リソグラフィ法とＲＩＥエッチング技術が用いられ
て、ゲート配線の加工が行われる。この際、ゲート配線
のエッジは、埋込み素子分離領域１２内に収まるように
加工される。
【００２５】更に、図１（ｄ）に示されるように、ゲー
ト配線がマスクとして、Ｎ型のイオン注入（例えば、Ａ
ｓイオンが加速エネルギー：３５ｋｅｖ、ドーズ量：３
×１５ｃｍ-2）が行われることにより、ソース・ドレイ
ン拡散層１９が形成される。
ト配線がマスクとして、Ｎ型のイオン注入（例えば、Ａ
ｓイオンが加速エネルギー：３５ｋｅｖ、ドーズ量：３
×１５ｃｍ-2）が行われることにより、ソース・ドレイ
ン拡散層１９が形成される。
【００２６】尚、上記第１の実施の形態は、ＮＭＯＳの
場合について示したが、ＰＭＯＳの場合についても以下
の点を変えることにより実現することができる。すなわ
ち、 （１）図１（ａ）に於いてｐ型基板をｎ型基板に変更。
場合について示したが、ＰＭＯＳの場合についても以下
の点を変えることにより実現することができる。すなわ
ち、 （１）図１（ａ）に於いてｐ型基板をｎ型基板に変更。
【００２７】（２）図１（ｂ）に於ける、全面に１５０
０オングストローム程度の多結晶シリコン層１６が堆積
され、多結晶シリコン層１４、１６にＰ拡散法（例え
ば、８５０℃で３０分のＰ拡散）が用いられ、ｎ+ 不純
物が添加される代わりに、全面に１５００オングストロ
ーム程度のＢ（ｐ+ 不純物）が添加された多結晶シリコ
ン層１６が堆積され、熱処理（例えばＮ2 雰囲気、８５
０℃、３０分）が加えられ、拡散層１７が形成される。
但し、この熱処理は、熱工程に於けるメルトアニール等
と兼ねてもかまわない。
０オングストローム程度の多結晶シリコン層１６が堆積
され、多結晶シリコン層１４、１６にＰ拡散法（例え
ば、８５０℃で３０分のＰ拡散）が用いられ、ｎ+ 不純
物が添加される代わりに、全面に１５００オングストロ
ーム程度のＢ（ｐ+ 不純物）が添加された多結晶シリコ
ン層１６が堆積され、熱処理（例えばＮ2 雰囲気、８５
０℃、３０分）が加えられ、拡散層１７が形成される。
但し、この熱処理は、熱工程に於けるメルトアニール等
と兼ねてもかまわない。
【００２８】（３）図１（ｄ）に於いて、ｎ型のイオン
注入（例えば、Ａｓイオンが加速エネルギー：３５ｋｅ
ｖ、ドーズ量：３×１５ｃｍ-2）が行われる代わりに、
ｐ型のイオン注入（例えば、ＢＦ2 イオンが加速エネル
ギー：４０ｋｅｖ、ドーズ量：３×１５ｃｍ-2）が行わ
れる。
注入（例えば、Ａｓイオンが加速エネルギー：３５ｋｅ
ｖ、ドーズ量：３×１５ｃｍ-2）が行われる代わりに、
ｐ型のイオン注入（例えば、ＢＦ2 イオンが加速エネル
ギー：４０ｋｅｖ、ドーズ量：３×１５ｃｍ-2）が行わ
れる。
【００２９】次に、本発明の第２の実施の形態について
説明する。図２は、本発明の第２の実施の形態の半導体
装置の製造工程を示す断面図である。
説明する。図２は、本発明の第２の実施の形態の半導体
装置の製造工程を示す断面図である。
【００３０】図２（ａ）に示されるように、単結晶シリ
コンから成るｎ型の半導体基板２１の素子分離形成予定
領域がＲＩＥによりエッチングされ、酸化膜が埋込まれ
ることにより埋込み素子分離領域２２が形成される。次
いで、例えば８００℃、ＨＣｌ１０％の酸化雰囲気で、
膜厚が９０オングストローム程度のゲート酸化膜２３が
形成される。更に、にゲート酸化膜上に、例えば化学気
相成長法により５００オングストローム程度の多結晶シ
リコン層２４が堆積される。
コンから成るｎ型の半導体基板２１の素子分離形成予定
領域がＲＩＥによりエッチングされ、酸化膜が埋込まれ
ることにより埋込み素子分離領域２２が形成される。次
いで、例えば８００℃、ＨＣｌ１０％の酸化雰囲気で、
膜厚が９０オングストローム程度のゲート酸化膜２３が
形成される。更に、にゲート酸化膜上に、例えば化学気
相成長法により５００オングストローム程度の多結晶シ
リコン層２４が堆積される。
【００３１】次に、図２（ｂ）に示されるように、シリ
コン基板２１と埋込み素子分離領域２２の両領域にかか
るように、リソグラフィ法によりパターニングが行われ
て、多結晶シリコン層２４が、例えば非等方性エッチン
グ技術、若しくは等方性エッチング技術で除去される。
そして、同じマスクで埋込み素子分離領域２２、ゲート
酸化膜２３が、例えば非等方性エッチング技術、若しく
は弗化アンモニウムエッチングが用られて除去され、埋
込み素子分離領域２２内に溝２５が形成される。
コン基板２１と埋込み素子分離領域２２の両領域にかか
るように、リソグラフィ法によりパターニングが行われ
て、多結晶シリコン層２４が、例えば非等方性エッチン
グ技術、若しくは等方性エッチング技術で除去される。
そして、同じマスクで埋込み素子分離領域２２、ゲート
酸化膜２３が、例えば非等方性エッチング技術、若しく
は弗化アンモニウムエッチングが用られて除去され、埋
込み素子分離領域２２内に溝２５が形成される。
【００３２】その後、全面に１５００オングストローム
程度の多結晶シリコン層２６が堆積される。そして、多
結晶シリコン層２４、２６にＰ拡散法（例えば、８５０
℃で３０分のＰ拡散）によってｎ+ 不純物が添加される
と共に、拡散層２７が形成される。
程度の多結晶シリコン層２６が堆積される。そして、多
結晶シリコン層２４、２６にＰ拡散法（例えば、８５０
℃で３０分のＰ拡散）によってｎ+ 不純物が添加される
と共に、拡散層２７が形成される。
【００３３】次に、図２（ｃ）に示されるように、多結
晶シリコン層２６上に１０００オングストローム程度の
タングステンシリサイド２８がスパッタされる。その
後、リソグラフィ法とＲＩＥエッチング技術が用いられ
て、ゲート配線の加工が行われると共にシリコン基板２
１に溝２９が形成される。この際、ゲート配線のエッジ
は、埋込み素子分離領域２２内に収まるように加工され
る。
晶シリコン層２６上に１０００オングストローム程度の
タングステンシリサイド２８がスパッタされる。その
後、リソグラフィ法とＲＩＥエッチング技術が用いられ
て、ゲート配線の加工が行われると共にシリコン基板２
１に溝２９が形成される。この際、ゲート配線のエッジ
は、埋込み素子分離領域２２内に収まるように加工され
る。
【００３４】更に、図２（ｄ）に示されるように、ゲー
ト配線がマスクにされて、ｎ型のイオン注入（例えば、
Ａｓイオンが加速エネルギー：３５ｋｅｖ、ドーズ量：
３×１５ｃｍ-2）が行われることにより、ソース・ドレ
イン拡散層３０が形成される。
ト配線がマスクにされて、ｎ型のイオン注入（例えば、
Ａｓイオンが加速エネルギー：３５ｋｅｖ、ドーズ量：
３×１５ｃｍ-2）が行われることにより、ソース・ドレ
イン拡散層３０が形成される。
【００３５】上記第２の実施の形態は、ＮＭＯＳの場合
について示したが、ＰＭＯＳの場合についても以下の点
を変えることで実現することができる。すなわち、 （４）図２（ａ）に於いてｐ型基板をｎ型基板に変更。
について示したが、ＰＭＯＳの場合についても以下の点
を変えることで実現することができる。すなわち、 （４）図２（ａ）に於いてｐ型基板をｎ型基板に変更。
【００３６】（５）図２（ｂ）に於ける、全面に１５０
０オングストローム程度の多結晶シリコン層２６が堆積
され、多結晶シリコン層２４、２６にＰ拡散法（例え
ば、８５０℃で３０分のＰ拡散）が用られ、ｎ+ 不純物
が添加される代わりに、全面に１５００オングストロー
ム程度のＢ（ｐ+ 不純物）が添加された多結晶シリコン
層２６が堆積され、熱処理（例えばＮ2 雰囲気、８５０
℃、３０分）が加えられ、拡散層２７が形成される。但
し、この熱処理は熱工程に於けるメルトアニール等と兼
ねてもかまわない。
０オングストローム程度の多結晶シリコン層２６が堆積
され、多結晶シリコン層２４、２６にＰ拡散法（例え
ば、８５０℃で３０分のＰ拡散）が用られ、ｎ+ 不純物
が添加される代わりに、全面に１５００オングストロー
ム程度のＢ（ｐ+ 不純物）が添加された多結晶シリコン
層２６が堆積され、熱処理（例えばＮ2 雰囲気、８５０
℃、３０分）が加えられ、拡散層２７が形成される。但
し、この熱処理は熱工程に於けるメルトアニール等と兼
ねてもかまわない。
【００３７】（６）図２（ｄ）に於ける、ｎ型のイオン
注入（例えば、Ａｓイオンを加速エネルギー：３５ｋｅ
ｖ、ドーズ量：３×１５ｃｍ-2）が行われる代わりに、
ｐ型のイオン注入 （例えば、ＢＦ2 イオンを加速エネ
ルギー：４０ｋｅｖ、ドーズ量：３×１５ｃｍ-2で）が
行われる。
注入（例えば、Ａｓイオンを加速エネルギー：３５ｋｅ
ｖ、ドーズ量：３×１５ｃｍ-2）が行われる代わりに、
ｐ型のイオン注入 （例えば、ＢＦ2 イオンを加速エネ
ルギー：４０ｋｅｖ、ドーズ量：３×１５ｃｍ-2で）が
行われる。
【００３８】
【発明の効果】以上のように本発明によれば、基板が楔
型に掘れることがないため、イオン注入のシャドーイン
グによる拡散層コンタクトの高抵抗化を回避することが
できる。また、ゲートからの拡散層を埋込み素子分離の
内壁で縦方向に形成しているため、ソース・ドレイン拡
散層とのコンタクトを確実にとることができる。更に、
内壁で縦方向に拡散層を形成していることで、ゲートと
基板のコンタクト面積が削減でき微細化にも適してい
る。
型に掘れることがないため、イオン注入のシャドーイン
グによる拡散層コンタクトの高抵抗化を回避することが
できる。また、ゲートからの拡散層を埋込み素子分離の
内壁で縦方向に形成しているため、ソース・ドレイン拡
散層とのコンタクトを確実にとることができる。更に、
内壁で縦方向に拡散層を形成していることで、ゲートと
基板のコンタクト面積が削減でき微細化にも適してい
る。
【図１】本発明の第１の実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明の第２の実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】従来のＳＲＡＭ ＬＳＩのメモリセルアレイに
於けるポリサイドゲートと拡散層のコンタクト部分の製
造工程の一例を示す断面図である。
於けるポリサイドゲートと拡散層のコンタクト部分の製
造工程の一例を示す断面図である。
【図４】図３（ｄ）に示された半導体装置の他の工程で
構成した場合の例を示した断面図である。
構成した場合の例を示した断面図である。
１１、２１ 型半導体基板（シリコン基板）、 １２、２２ 埋込み素子分離酸化膜層、 １３、２３ ゲート酸化膜、 １４、２４ 多結晶シリコン層、 １５、２５ 埋込み素子分離の溝、 １６、２６ 多結晶シリコン層、 １７、２７ ｎまたはｐ型拡散層、 １８、２８ タングステンシリサイド層、 １９、３０ ｎまたはｐ型拡散層、 ２９ 半導体基板の溝。
Claims (3)
- 【請求項１】 少なくとも第１導電型の多結晶シリコン
を有する積層構造の第１ＭＯＳＦＥＴと、埋込み型の素
子分離領域を介して隣接する第２ＭＯＳＦＥＴとを有
し、上記第１ＭＯＳＦＥＴのゲート配線と、上記第２Ｍ
ＯＳＦＥＴの第１導電型のソース若しくはドレイン拡散
層が電気的に接続された半導体装置に於いて、 上記第２ＭＯＳＦＥＴの第１導電型のソース若しくはド
レイン拡散層と電気的に接続されるもので、上記埋込み
型の素子分離領域の上記第２ＭＯＳＦＥＴ側の内壁に上
記ゲート配線から不純物拡散されて形成された第１導電
型の拡散層とを具備することを特徴とする半導体装置。 - 【請求項２】 第１導電型のシリコン基板の一部を除去
した領域に酸化膜を埋込んで埋込み酸化膜を形成する第
１の工程と、 上記シリコン基板に酸化膜を形成する第２の工程と、 上記酸化膜上に第２導電型の多結晶シリコンを形成する
第３の工程と、 上記第２導電型の多結晶シリコンの一部及び上記埋込み
酸化膜の一部を除去し、該埋込み酸化膜の内壁の一部の
シリコン基板を露出させる第４の工程と、 上記多結晶シリコン上及び上記埋込み酸化膜を除去した
部分に第２導電型の多結晶シリコンを形成する第５の工
程と、 上記第２導電型の多結晶シリコン中から上記シリコン基
板を露出させた上記埋込み酸化膜の内壁に第２導電型の
不純物を拡散し、第２導電型の不純物拡散層を形成する
第６の工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項３】 第１導電型のシリコン基板の一部を除去
した領域に埋込み酸化膜を埋込む第１の工程と、 上記シリコン基板に酸化膜を形成する第２の工程と、 上記酸化膜上に第２導電型の多結晶シリコンを形成する
第３の工程と、 上記酸化膜及び第２導電型の多結晶シリコンの一部、及
び上記埋込み酸化膜の一部を除去し、表面の一部と該埋
込み酸化膜の内壁の一部のシリコン基板を露出させる第
４の工程と、 上記多結晶シリコン上及び上記埋込み酸化膜中に第２導
電型の多結晶シリコンを形成すると同時に上記シリコン
基板の一部に埋込み酸化膜を形成する第５の工程と、 上記第２導電型の多結晶シリコン中から記シリコン基板
を露出させた埋込み酸化膜の内壁に第２導電型の不純物
を拡散し、第２導電型の不純物拡散層を形成する第６の
工程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022667A JPH09219513A (ja) | 1996-02-08 | 1996-02-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022667A JPH09219513A (ja) | 1996-02-08 | 1996-02-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219513A true JPH09219513A (ja) | 1997-08-19 |
Family
ID=12089211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8022667A Withdrawn JPH09219513A (ja) | 1996-02-08 | 1996-02-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219513A (ja) |
-
1996
- 1996-02-08 JP JP8022667A patent/JPH09219513A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |