JP2001267560A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001267560A JP2001267560A JP2000076671A JP2000076671A JP2001267560A JP 2001267560 A JP2001267560 A JP 2001267560A JP 2000076671 A JP2000076671 A JP 2000076671A JP 2000076671 A JP2000076671 A JP 2000076671A JP 2001267560 A JP2001267560 A JP 2001267560A
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Abstract
(57)【要約】
【課題】 ＳＴＩ法により形成された素子分離領域を含
む半導体装置のショートチャネル効果の抑制と、半導体
装置の製造工程数を低減することを課題とする。 【解決手段】 半導体基板の表面層にソース／ドレイン
領域としての拡散層が形成され、ソース／ドレイン領域
間のゲート領域上及びソース／ドレイン領域のゲート領
域側の端部上に酸化膜からなるゲート絶縁膜が形成さ
れ、少なくともゲート領域のゲート絶縁膜上にゲート電
極が形成され、ソース／ドレイン領域及びゲート領域の
周囲の半導体基板に絶縁膜が埋設された素子分離領域と
しての溝が形成されてなり、ソース／ドレイン領域の端
部上のゲート絶縁膜がゲート領域上のゲート絶縁膜より
厚いことを特徴とする半導体装置により上記の課題を解
決する。
む半導体装置のショートチャネル効果の抑制と、半導体
装置の製造工程数を低減することを課題とする。 【解決手段】 半導体基板の表面層にソース／ドレイン
領域としての拡散層が形成され、ソース／ドレイン領域
間のゲート領域上及びソース／ドレイン領域のゲート領
域側の端部上に酸化膜からなるゲート絶縁膜が形成さ
れ、少なくともゲート領域のゲート絶縁膜上にゲート電
極が形成され、ソース／ドレイン領域及びゲート領域の
周囲の半導体基板に絶縁膜が埋設された素子分離領域と
しての溝が形成されてなり、ソース／ドレイン領域の端
部上のゲート絶縁膜がゲート領域上のゲート絶縁膜より
厚いことを特徴とする半導体装置により上記の課題を解
決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】従来、素子分離法としては、主にＬＯＣ
ＯＳ（Local Oxidation of Silicon）法に代表される選
択酸化法とＳＴＩ（Shallow Trench Isolation）法が用
いられている。これらの素子分離法を用いた半導体装置
の平面図を図８に示す。図中、２７はゲート電極、３１
は拡散層を意味する。なお、平面図は、上記両方法とも
同じである。
ＯＳ（Local Oxidation of Silicon）法に代表される選
択酸化法とＳＴＩ（Shallow Trench Isolation）法が用
いられている。これらの素子分離法を用いた半導体装置
の平面図を図８に示す。図中、２７はゲート電極、３１
は拡散層を意味する。なお、平面図は、上記両方法とも
同じである。
【０００３】ＬＯＣＯＳ法を用いた半導体装置の図８の
Ａ−Ａ線位置での断面図を図９（ａ）に、Ｂ−Ｂ線位置
での断面図を図９（ｂ）に示す。この半導体装置では、
シリコン基板２１上に、ゲート酸化膜２６、ゲート電極
２７及び拡散層３１からなるトランジスタや抵抗等の素
子が形成され、それらを分離するためフィールド酸化膜
２５が形成されている。更に、全体が層間絶縁膜３２に
より覆われている。
Ａ−Ａ線位置での断面図を図９（ａ）に、Ｂ−Ｂ線位置
での断面図を図９（ｂ）に示す。この半導体装置では、
シリコン基板２１上に、ゲート酸化膜２６、ゲート電極
２７及び拡散層３１からなるトランジスタや抵抗等の素
子が形成され、それらを分離するためフィールド酸化膜
２５が形成されている。更に、全体が層間絶縁膜３２に
より覆われている。
【０００４】ＬＯＣＯＳ法を用いた半導体装置の製造方
法を図１０（ａ）〜（ｇ）を用いて説明する。まず、図
１０（ａ）に示すように、シリコン基板２１上に、シリ
コン酸化膜２２とシリコンナイトライド膜２３を形成す
る。この後、フォトリソグラフィー技術によってフォト
レジスト膜２４を所定のパターンに形成してから、この
パターンをマスクとして、シリコンナイトライド膜２３
をエッチングする。
法を図１０（ａ）〜（ｇ）を用いて説明する。まず、図
１０（ａ）に示すように、シリコン基板２１上に、シリ
コン酸化膜２２とシリコンナイトライド膜２３を形成す
る。この後、フォトリソグラフィー技術によってフォト
レジスト膜２４を所定のパターンに形成してから、この
パターンをマスクとして、シリコンナイトライド膜２３
をエッチングする。
【０００５】次に、図１０（ｂ）に示すように、フォト
レジスト膜２４を除去した後、熱酸化を行いフィールド
酸化膜２５を形成する。次に、図１０（ｃ）に示すよう
に、ゲート酸化膜２６を形成し、続いてゲート電極材料
からなる導電膜２７ａを堆積する。
レジスト膜２４を除去した後、熱酸化を行いフィールド
酸化膜２５を形成する。次に、図１０（ｃ）に示すよう
に、ゲート酸化膜２６を形成し、続いてゲート電極材料
からなる導電膜２７ａを堆積する。
【０００６】図１０（ｄ）及び（ｅ）に示すように、フ
ォトレジスト膜２８を塗布し、所定の形状にパターニン
グした後、このパターンをマスクにゲート電極２７を形
成する。次いで、図１０（ｆ）に示すように、フォトレ
ジスト膜２９を塗布し、フォトリソグラフィー技術によ
って、所定の形状にパターニングした後、このパターン
及びゲート電極２７をマスクに、不純物をイオン注入３
０することで拡散層３１を形成する。その後、フォトレ
ジスト膜２９を除去し、図１０（ｇ）に示すように層間
絶縁膜３２を形成することで半導体装置が形成される。
ォトレジスト膜２８を塗布し、所定の形状にパターニン
グした後、このパターンをマスクにゲート電極２７を形
成する。次いで、図１０（ｆ）に示すように、フォトレ
ジスト膜２９を塗布し、フォトリソグラフィー技術によ
って、所定の形状にパターニングした後、このパターン
及びゲート電極２７をマスクに、不純物をイオン注入３
０することで拡散層３１を形成する。その後、フォトレ
ジスト膜２９を除去し、図１０（ｇ）に示すように層間
絶縁膜３２を形成することで半導体装置が形成される。
【０００７】次に、ＳＴＩ法を用いた半導体装置の図８
のＡ−Ａ線位置での断面図を図１１（ａ）に、Ｂ−Ｂ線
位置での断面図を図１１（ｂ）に示す。この半導体装置
では、シリコン基板２１上に、ゲート酸化膜２６、ゲー
ト電極２７及び拡散層３１からなるトランジスタや抵抗
等の素子を分離するために、予めシリコン基板２１に溝
が形成され、溝はシリコン絶縁膜３５で埋め込まれてい
る。更に、全体が層間絶縁膜３２により覆われている。
ＳＴＩ法を用いた半導体装置の製造方法を図１２（ａ）
〜（ｇ）を用いて説明する。
のＡ−Ａ線位置での断面図を図１１（ａ）に、Ｂ−Ｂ線
位置での断面図を図１１（ｂ）に示す。この半導体装置
では、シリコン基板２１上に、ゲート酸化膜２６、ゲー
ト電極２７及び拡散層３１からなるトランジスタや抵抗
等の素子を分離するために、予めシリコン基板２１に溝
が形成され、溝はシリコン絶縁膜３５で埋め込まれてい
る。更に、全体が層間絶縁膜３２により覆われている。
ＳＴＩ法を用いた半導体装置の製造方法を図１２（ａ）
〜（ｇ）を用いて説明する。
【０００８】まず、図１２（ａ）に示すように、熱酸化
法によりシリコン基板２１上にシリコン酸化膜２２を形
成し、更にＣＶＤ法によりシリコンナイトライド膜２３
を形成する。その後、フォトリソグラフィー技術により
フォトレジスト膜２４を所定のパターンに形成してか
ら、このパターンをマスクとして、シリコンナイトライ
ド膜２３をエッチングする。
法によりシリコン基板２１上にシリコン酸化膜２２を形
成し、更にＣＶＤ法によりシリコンナイトライド膜２３
を形成する。その後、フォトリソグラフィー技術により
フォトレジスト膜２４を所定のパターンに形成してか
ら、このパターンをマスクとして、シリコンナイトライ
ド膜２３をエッチングする。
【０００９】フォトレジスト膜２４を除去した後、シリ
コンナイトライド膜２３をマスクとして、シリコン酸化
膜２２、シリコン基板２１の順にエッチングを行うこと
で、トレンチ溝（溝）３３を形成する（図１２（ｂ）参
照）。次いで、熱酸化により溝３３の内壁に酸化膜３４
を形成する。その後、ＣＶＤ法により絶縁膜３５を堆積
する（図１２（ｃ）参照）。次に、ＣＭＰ（化学的機械
的研磨）法により、絶縁膜３５をシリコンナイトライド
膜２３が露出するまでエッチバックすることで、平坦化
する（図１２（ｄ）参照）。
コンナイトライド膜２３をマスクとして、シリコン酸化
膜２２、シリコン基板２１の順にエッチングを行うこと
で、トレンチ溝（溝）３３を形成する（図１２（ｂ）参
照）。次いで、熱酸化により溝３３の内壁に酸化膜３４
を形成する。その後、ＣＶＤ法により絶縁膜３５を堆積
する（図１２（ｃ）参照）。次に、ＣＭＰ（化学的機械
的研磨）法により、絶縁膜３５をシリコンナイトライド
膜２３が露出するまでエッチバックすることで、平坦化
する（図１２（ｄ）参照）。
【００１０】その後、等方性エッチングで絶縁膜３５を
シリコン基板２１の表面までエッチングし、更にシリコ
ンナイトライド膜２３を除去する。更に、ゲート酸化膜
２６を介してゲート電極２７を形成する（図１２（ｅ）
参照）。次に、図１２（ｆ）に示すように、フォトリソ
グラフィー技術によって、フォトレジスト膜２９を所定
のパターンに形成し、このパターン及びゲート電極２７
をマスクとして、不純物をイオン注入３０することで、
拡散層３１を形成する。
シリコン基板２１の表面までエッチングし、更にシリコ
ンナイトライド膜２３を除去する。更に、ゲート酸化膜
２６を介してゲート電極２７を形成する（図１２（ｅ）
参照）。次に、図１２（ｆ）に示すように、フォトリソ
グラフィー技術によって、フォトレジスト膜２９を所定
のパターンに形成し、このパターン及びゲート電極２７
をマスクとして、不純物をイオン注入３０することで、
拡散層３１を形成する。
【００１１】フォトレジスト膜２９を除去した後、図１
２（ｇ）に示すように、層間絶縁膜３２を形成すること
で半導体装置が形成される。なお、上記ＳＴＩ法による
半導体装置の製造例が、「Submicron Mechanical Plana
rized Sallow Trench Isolation With Field Shiels」,
W. S. Lindenberger, et. al., 1991 Symposium of VL
SI Technology Digest of Technical Papers, pp 89-90
に記載されている。
２（ｇ）に示すように、層間絶縁膜３２を形成すること
で半導体装置が形成される。なお、上記ＳＴＩ法による
半導体装置の製造例が、「Submicron Mechanical Plana
rized Sallow Trench Isolation With Field Shiels」,
W. S. Lindenberger, et. al., 1991 Symposium of VL
SI Technology Digest of Technical Papers, pp 89-90
に記載されている。
【００１２】
【発明が解決しようとする課題】しかし、従来の素子分
離法には、以下に述べる問題がある。両方法共通の問題
として、ソース／ドレイン領域とゲート電極のオーバー
ラップ部でゲート酸化膜の膜厚が薄いと、ゲート−ドレ
イン間容量により素子に遅延時間が生じ、その結果素子
の高速化を図れないという問題がある。ＬＯＣＯＳ法を
用いた場合、フィールド酸化膜形成時に、バーズビーク
が形成されるため素子分離領域の寸法制御及び領域の微
細化が困難である。その結果、微細化に伴い、ショート
シャネル効果が発生しやすくなる。
離法には、以下に述べる問題がある。両方法共通の問題
として、ソース／ドレイン領域とゲート電極のオーバー
ラップ部でゲート酸化膜の膜厚が薄いと、ゲート−ドレ
イン間容量により素子に遅延時間が生じ、その結果素子
の高速化を図れないという問題がある。ＬＯＣＯＳ法を
用いた場合、フィールド酸化膜形成時に、バーズビーク
が形成されるため素子分離領域の寸法制御及び領域の微
細化が困難である。その結果、微細化に伴い、ショート
シャネル効果が発生しやすくなる。
【００１３】また、ＳＴＩ法を用いた場合、寸法制御や
微細化の点ではＬＯＣＯＳ法より優れているが、図１２
（ａ）〜（ｇ）で説明したように、工程数が多くなると
いう問題がある。更に、素子分離領域の酸化膜をエッチ
ングしてゲート領域と同じ高さにしているが、完全に同
じ高さにすることは難しく、段差が生じてしまう。この
段差には、ゲート電極形成時のゲート電極材料のエッチ
ング残りが生じやすいという問題がある。加えて、素子
分離領域に形成された溝に酸化膜を埋め込んだ後、ＣＭ
Ｐ法により平坦化しているため、平坦化によるストレス
でリーク電流の発生や、絶縁体圧が低下するという問題
が発生する恐れがある。
微細化の点ではＬＯＣＯＳ法より優れているが、図１２
（ａ）〜（ｇ）で説明したように、工程数が多くなると
いう問題がある。更に、素子分離領域の酸化膜をエッチ
ングしてゲート領域と同じ高さにしているが、完全に同
じ高さにすることは難しく、段差が生じてしまう。この
段差には、ゲート電極形成時のゲート電極材料のエッチ
ング残りが生じやすいという問題がある。加えて、素子
分離領域に形成された溝に酸化膜を埋め込んだ後、ＣＭ
Ｐ法により平坦化しているため、平坦化によるストレス
でリーク電流の発生や、絶縁体圧が低下するという問題
が発生する恐れがある。
【００１４】
【課題を解決するための手段】かくして本発明によれ
ば、半導体基板の表面層にソース／ドレイン領域として
の拡散層が形成され、ソース／ドレイン領域間のゲート
領域上及びソース／ドレイン領域のゲート領域側の端部
上に酸化膜からなるゲート絶縁膜が形成され、少なくと
もゲート領域のゲート絶縁膜上にゲート電極が形成さ
れ、ソース／ドレイン領域及びゲート領域の周囲の半導
体基板に絶縁膜が埋設された素子分離領域としての溝が
形成されてなり、ソース／ドレイン領域の端部上のゲー
ト絶縁膜がゲート領域上のゲート絶縁膜より厚いことを
特徴とする半導体装置が提供される。
ば、半導体基板の表面層にソース／ドレイン領域として
の拡散層が形成され、ソース／ドレイン領域間のゲート
領域上及びソース／ドレイン領域のゲート領域側の端部
上に酸化膜からなるゲート絶縁膜が形成され、少なくと
もゲート領域のゲート絶縁膜上にゲート電極が形成さ
れ、ソース／ドレイン領域及びゲート領域の周囲の半導
体基板に絶縁膜が埋設された素子分離領域としての溝が
形成されてなり、ソース／ドレイン領域の端部上のゲー
ト絶縁膜がゲート領域上のゲート絶縁膜より厚いことを
特徴とする半導体装置が提供される。
【００１５】更に本発明によれば、半導体基板の表面層
にソース／ドレイン領域となる拡散層を形成する工程
と、半導体基板を酸化することによってソース／ドレイ
ン領域上の酸化膜をソース／ドレイン領域以外の酸化膜
の膜厚より厚く形成する工程と、半導体基板全面に導電
膜を形成する工程と、レジストパターンを用いて導電膜
をエッチングしてソース／ドレイン領域間のゲート領域
上及びソース／ドレイン領域端部上にゲート電極を形成
する工程と、ソース／ドレイン領域及びゲート領域上以
外の酸化膜を除去して半導体基板を露出させることで、
酸化膜からなるゲート絶縁膜を形成する工程と、レジス
トパターンとソース／ドレイン領域上の酸化膜をマスク
として半導体基板に溝を形成する工程と、レジストパタ
ーンを除去後、半導体基板全面に絶縁膜を積層すること
で、層間絶縁膜と溝内に埋設された絶縁膜からなる素子
分離領域を形成する工程とを有することを特徴とする半
導体装置の製造方法が提供される。
にソース／ドレイン領域となる拡散層を形成する工程
と、半導体基板を酸化することによってソース／ドレイ
ン領域上の酸化膜をソース／ドレイン領域以外の酸化膜
の膜厚より厚く形成する工程と、半導体基板全面に導電
膜を形成する工程と、レジストパターンを用いて導電膜
をエッチングしてソース／ドレイン領域間のゲート領域
上及びソース／ドレイン領域端部上にゲート電極を形成
する工程と、ソース／ドレイン領域及びゲート領域上以
外の酸化膜を除去して半導体基板を露出させることで、
酸化膜からなるゲート絶縁膜を形成する工程と、レジス
トパターンとソース／ドレイン領域上の酸化膜をマスク
として半導体基板に溝を形成する工程と、レジストパタ
ーンを除去後、半導体基板全面に絶縁膜を積層すること
で、層間絶縁膜と溝内に埋設された絶縁膜からなる素子
分離領域を形成する工程とを有することを特徴とする半
導体装置の製造方法が提供される。
【００１６】また本発明によれば、半導体基板上のゲー
ト領域にゲート絶縁膜を介してゲート電極を形成する工
程と、ゲート電極をマスクとして、半導体基板の表面層
にソース／ドレイン領域となる拡散層を形成する工程
と、半導体基板を酸化することによって、ソース／ドレ
イン領域上の酸化膜をソース／ドレイン領域以外の酸化
膜の膜厚より厚く形成する工程と、ソース／ドレイン領
域及びゲート領域上以外の酸化膜を除去して半導体基板
を露出させることで、ソース／ドレイン領域上に酸化膜
からなるゲート絶縁膜を形成する工程と、レジストパタ
ーンとソース／ドレイン領域上の酸化膜をマスクとして
半導体基板に溝を形成する工程と、レジストパターンを
除去後、半導体基板全面に絶縁膜を積層することで、層
間絶縁膜と溝内に埋設された絶縁膜からなる素子分離領
域を形成する工程とを有することを特徴とする半導体装
置の製造方法が提供される。
ト領域にゲート絶縁膜を介してゲート電極を形成する工
程と、ゲート電極をマスクとして、半導体基板の表面層
にソース／ドレイン領域となる拡散層を形成する工程
と、半導体基板を酸化することによって、ソース／ドレ
イン領域上の酸化膜をソース／ドレイン領域以外の酸化
膜の膜厚より厚く形成する工程と、ソース／ドレイン領
域及びゲート領域上以外の酸化膜を除去して半導体基板
を露出させることで、ソース／ドレイン領域上に酸化膜
からなるゲート絶縁膜を形成する工程と、レジストパタ
ーンとソース／ドレイン領域上の酸化膜をマスクとして
半導体基板に溝を形成する工程と、レジストパターンを
除去後、半導体基板全面に絶縁膜を積層することで、層
間絶縁膜と溝内に埋設された絶縁膜からなる素子分離領
域を形成する工程とを有することを特徴とする半導体装
置の製造方法が提供される。
【００１７】更に本発明によれば、半導体基板の表面層
にソース／ドレイン領域となる拡散層を形成する工程
と、半導体基板を酸化することによってソース／ドレイ
ン領域上の酸化膜をソース／ドレイン領域以外の酸化膜
の膜厚より厚く形成する工程と、ソース／ドレイン領域
上以外の酸化膜を除去して半導体基板を露出させること
で、酸化膜からなるゲート絶縁膜を形成する工程と、ソ
ース／ドレイン領域上の酸化膜をマスクとして、ゲート
領域を含むソース／ドレイン領域の周囲の半導体基板に
溝を形成する工程と、少なくともゲート領域の溝の内面
に酸化膜を形成した後、半導体基板全面に導電膜を形成
する工程と、レジストパターンを用いて導電膜をエッチ
ングしてソース／ドレイン領域間のゲート領域上及びソ
ース／ドレイン領域端部上にゲート電極を形成する工程
と、半導体基板全面に絶縁膜を積層することで、層間絶
縁膜とゲート領域以外の溝内に埋設された絶縁膜からな
る素子分離領域を形成する工程とを有することを特徴と
する半導体装置の製造方法が提供される。
にソース／ドレイン領域となる拡散層を形成する工程
と、半導体基板を酸化することによってソース／ドレイ
ン領域上の酸化膜をソース／ドレイン領域以外の酸化膜
の膜厚より厚く形成する工程と、ソース／ドレイン領域
上以外の酸化膜を除去して半導体基板を露出させること
で、酸化膜からなるゲート絶縁膜を形成する工程と、ソ
ース／ドレイン領域上の酸化膜をマスクとして、ゲート
領域を含むソース／ドレイン領域の周囲の半導体基板に
溝を形成する工程と、少なくともゲート領域の溝の内面
に酸化膜を形成した後、半導体基板全面に導電膜を形成
する工程と、レジストパターンを用いて導電膜をエッチ
ングしてソース／ドレイン領域間のゲート領域上及びソ
ース／ドレイン領域端部上にゲート電極を形成する工程
と、半導体基板全面に絶縁膜を積層することで、層間絶
縁膜とゲート領域以外の溝内に埋設された絶縁膜からな
る素子分離領域を形成する工程とを有することを特徴と
する半導体装置の製造方法が提供される。
【００１８】
【発明の実施の形態】本発明は、拡散層上の酸化膜の厚
さをそれ以外の領域の酸化膜より厚くすることで、その
膜厚差を利用して選択的に素子分離領域やゲート領域の
半導体基板をエッチングすることを特徴の１つとしてい
る。
さをそれ以外の領域の酸化膜より厚くすることで、その
膜厚差を利用して選択的に素子分離領域やゲート領域の
半導体基板をエッチングすることを特徴の１つとしてい
る。
【００１９】本発明によれば、拡散層上の酸化膜の厚さ
を素子分離領域上の酸化膜より厚く形成し、その後ゲー
ト電極形成時に拡散層上の酸化膜をマスクにして選択的
にシリコン基板をエッチングすることで溝を形成し、素
子分領域を形成する。従って、従来のＳＴＩ法の場合に
比べて、工程を大幅に減らすことができる。また、ゲー
ト−ドレイン間容量を抑えることができるため高速化を
図ることができる。
を素子分離領域上の酸化膜より厚く形成し、その後ゲー
ト電極形成時に拡散層上の酸化膜をマスクにして選択的
にシリコン基板をエッチングすることで溝を形成し、素
子分領域を形成する。従って、従来のＳＴＩ法の場合に
比べて、工程を大幅に減らすことができる。また、ゲー
ト−ドレイン間容量を抑えることができるため高速化を
図ることができる。
【００２０】拡散層形成用のパターンをマスクにエッチ
ングにより素子分離領域を形成し、その後フィールド酸
化を行わないため、ＬＯＣＯＳ法のようなバーズビーク
が形成されず、より微細な半導体装置を提供することが
できる。また、膜厚差を利用して選択的にシリコン基板
をエッチングすることで、拡散層以外の領域に溝を形成
することができる。この溝を跨ぐようにゲート電極を形
成すれば、トランジスタのチャネルが溝の側壁にも形成
されることになり、マスク寸法よりもチャネル長を長く
することができる。その結果、ショートチャネル効果を
抑制できる。
ングにより素子分離領域を形成し、その後フィールド酸
化を行わないため、ＬＯＣＯＳ法のようなバーズビーク
が形成されず、より微細な半導体装置を提供することが
できる。また、膜厚差を利用して選択的にシリコン基板
をエッチングすることで、拡散層以外の領域に溝を形成
することができる。この溝を跨ぐようにゲート電極を形
成すれば、トランジスタのチャネルが溝の側壁にも形成
されることになり、マスク寸法よりもチャネル長を長く
することができる。その結果、ショートチャネル効果を
抑制できる。
【００２１】ここで、拡散層上の酸化膜を厚く形成しう
る増速酸化の一般論について説明する。増速酸化とは、
酸化膜を形成する領域のうち、高濃度に不純物がドーピ
ングされた半導体基板上の酸化膜の厚さが、ドーピング
されていない領域より厚くなるという現象である。目的
とする酸化膜の厚さをＴｏｘ（ｔ）とすると、 Ｔｏｘ2（ｔ）＋ＡＴｏｘ（ｔ）＝Ｂ（ｔ＋ｔ0） （１） という式（１）が成立することが分っている。この式に
おいて、Ａ及びＢは速度定数であり、Ａ＝Ｐｏ2×Ｋｐ
／Ｋｌ、Ｂ＝Ｐｏ2×Ｋｐ（Ｐｏ2は規格化酸化分圧、Ｋ
ｌは直線則酸化係数、Ｋｐは２乗則酸化係数である）で
あり、ｔ0は補正時間である。
る増速酸化の一般論について説明する。増速酸化とは、
酸化膜を形成する領域のうち、高濃度に不純物がドーピ
ングされた半導体基板上の酸化膜の厚さが、ドーピング
されていない領域より厚くなるという現象である。目的
とする酸化膜の厚さをＴｏｘ（ｔ）とすると、 Ｔｏｘ2（ｔ）＋ＡＴｏｘ（ｔ）＝Ｂ（ｔ＋ｔ0） （１） という式（１）が成立することが分っている。この式に
おいて、Ａ及びＢは速度定数であり、Ａ＝Ｐｏ2×Ｋｐ
／Ｋｌ、Ｂ＝Ｐｏ2×Ｋｐ（Ｐｏ2は規格化酸化分圧、Ｋ
ｌは直線則酸化係数、Ｋｐは２乗則酸化係数である）で
あり、ｔ0は補正時間である。
【００２２】この式（１）は、低濃度ではＫｐとＫｌは
単に酸化雰囲気と基板の結晶方位にのみ依存するので、
酸化膜の厚さも両者に依存する。一方、高濃度ではＫｐ
とＫｌそのものが大きくなるので、酸化膜の厚さはより
高濃度あるほど増大することとなる。つまり、低濃度と
高濃度の領域では、同一条件で酸化膜を形成した場合、
後者の膜厚をより厚くすることができる。以下、本発明
の構成部材を説明する。
単に酸化雰囲気と基板の結晶方位にのみ依存するので、
酸化膜の厚さも両者に依存する。一方、高濃度ではＫｐ
とＫｌそのものが大きくなるので、酸化膜の厚さはより
高濃度あるほど増大することとなる。つまり、低濃度と
高濃度の領域では、同一条件で酸化膜を形成した場合、
後者の膜厚をより厚くすることができる。以下、本発明
の構成部材を説明する。
【００２３】まず、本発明に使用できる半導体基板は、
特に限定されず、シリコン基板のような公知の基板を使
用することができる。この半導体基板は、ｐ型及びｎ型
の導電型を有していてもよい。次に、半導体基板の表面
層には、ソース／ドレイン領域としての拡散層が形成さ
れている。拡散層はｐ型又はｎ型のいずれの導電型を有
していてもよい。更に、拡散層はウェル内に形成されて
いてもよい。なお、ソース／ドレイン領域間の領域をゲ
ート領域と称する。また、ゲート領域には、溝が形成さ
れていてもよい。
特に限定されず、シリコン基板のような公知の基板を使
用することができる。この半導体基板は、ｐ型及びｎ型
の導電型を有していてもよい。次に、半導体基板の表面
層には、ソース／ドレイン領域としての拡散層が形成さ
れている。拡散層はｐ型又はｎ型のいずれの導電型を有
していてもよい。更に、拡散層はウェル内に形成されて
いてもよい。なお、ソース／ドレイン領域間の領域をゲ
ート領域と称する。また、ゲート領域には、溝が形成さ
れていてもよい。
【００２４】次いで、ゲート領域上及びソース／ドレイ
ン領域のゲート領域側端部上には酸化膜からなるゲート
絶縁膜が形成されている。ここで、上記で説明したよう
に、ソース／ドレイン領域端部上には、ゲート領域上よ
り２〜３倍程度厚いゲート絶縁膜が形成されていること
が好ましい。なお、ソース／ドレイン領域上のゲート絶
縁膜は、少なくとも端部がゲート領域上のゲート絶縁膜
より厚ければよく、端部以外の部分の厚さは特に限定さ
れない。
ン領域のゲート領域側端部上には酸化膜からなるゲート
絶縁膜が形成されている。ここで、上記で説明したよう
に、ソース／ドレイン領域端部上には、ゲート領域上よ
り２〜３倍程度厚いゲート絶縁膜が形成されていること
が好ましい。なお、ソース／ドレイン領域上のゲート絶
縁膜は、少なくとも端部がゲート領域上のゲート絶縁膜
より厚ければよく、端部以外の部分の厚さは特に限定さ
れない。
【００２５】更に、ゲート領域のゲート絶縁膜上にはゲ
ート電極が形成される。ゲート電極は、特に限定され
ず、公知の材料により形成することができる。例えば、
アルミニウム、銅等の金属、ポリシリコン、ポリシリコ
ンと高融点金属（チタン、タングステン等）とのシリサ
イド等がゲート電極材料として使用することができる。
また、ゲート電極は、これら材料の積層体であってもよ
い。
ート電極が形成される。ゲート電極は、特に限定され
ず、公知の材料により形成することができる。例えば、
アルミニウム、銅等の金属、ポリシリコン、ポリシリコ
ンと高融点金属（チタン、タングステン等）とのシリサ
イド等がゲート電極材料として使用することができる。
また、ゲート電極は、これら材料の積層体であってもよ
い。
【００２６】次に、ソース／ドレイン領域及びゲート領
域の周囲の半導体基板には絶縁膜が埋設された素子分離
領域としての溝が形成されている。絶縁膜は、シリコン
酸化膜、シリコン窒化膜又はそれらの積層体からなる。
以下、本発明を実施の形態により更に詳細に説明する。
なお、以下の実施の形態では、Ｐ型基板でｎチャネルト
ランジスタについて説明するが、ｎ型基板でｐチャネル
トランジスタでも同様の製造方法を使用でき、同様の効
果を得ることができる。
域の周囲の半導体基板には絶縁膜が埋設された素子分離
領域としての溝が形成されている。絶縁膜は、シリコン
酸化膜、シリコン窒化膜又はそれらの積層体からなる。
以下、本発明を実施の形態により更に詳細に説明する。
なお、以下の実施の形態では、Ｐ型基板でｎチャネルト
ランジスタについて説明するが、ｎ型基板でｐチャネル
トランジスタでも同様の製造方法を使用でき、同様の効
果を得ることができる。
【００２７】（実施の形態１）図１は本発明の半導体装
置の平面図であり、図２（ａ）は図１のＡ−Ａ線位置で
の断面図であり、図２（ｂ）は図１のＢ−Ｂ線位置での
断面図である。図２（ａ）及び（ｂ）には、実施の形態
１にかかる構成が示されている。
置の平面図であり、図２（ａ）は図１のＡ−Ａ線位置で
の断面図であり、図２（ｂ）は図１のＢ−Ｂ線位置での
断面図である。図２（ａ）及び（ｂ）には、実施の形態
１にかかる構成が示されている。
【００２８】図２（ａ）及び（ｂ）において、半導体装
置の主要部は、ｐ型シリコン基板１上にソース／ドレイ
ン領域及び抵抗等の領域としてｎ型拡散層５が形成され
ている。シリコン基板１上にはゲート電極７がゲート酸
化膜６を介して形成されている。ｎ型拡散層５上には増
速酸化で厚くなった酸化膜９が形成されている。ゲート
電極７とｎ型拡散層５以外の領域では、シリコン基板１
が掘り込まれて溝１０が形成されている。この溝１０
は、層間絶縁膜１１の形成時に、同時に埋め込まれて素
子分離領域となる。上記半導体装置の製造方法を図３
（ａ）〜（ｈ）の工程断面図を用いて説明する。
置の主要部は、ｐ型シリコン基板１上にソース／ドレイ
ン領域及び抵抗等の領域としてｎ型拡散層５が形成され
ている。シリコン基板１上にはゲート電極７がゲート酸
化膜６を介して形成されている。ｎ型拡散層５上には増
速酸化で厚くなった酸化膜９が形成されている。ゲート
電極７とｎ型拡散層５以外の領域では、シリコン基板１
が掘り込まれて溝１０が形成されている。この溝１０
は、層間絶縁膜１１の形成時に、同時に埋め込まれて素
子分離領域となる。上記半導体装置の製造方法を図３
（ａ）〜（ｈ）の工程断面図を用いて説明する。
【００２９】まず、図３（ａ）に示すように、ｐ型シリ
コン基板１上に、高温酸素雰囲気中で絶縁膜２としての
シリコン酸化膜を１００〜２００Å程度の厚さで形成す
る。この後、フォトリソグラフィー技術によって、フォ
トレジスト膜３をソース／ドレイン領域及び抵抗となる
領域のパターン状に形成する。このパターンをマスクと
して、例えば砒素（Ａｓ）のようなｎ型不純物を注入エ
ネルギー１０〜８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2
程度の条件でイオン注入４することで拡散層５を形成す
る。
コン基板１上に、高温酸素雰囲気中で絶縁膜２としての
シリコン酸化膜を１００〜２００Å程度の厚さで形成す
る。この後、フォトリソグラフィー技術によって、フォ
トレジスト膜３をソース／ドレイン領域及び抵抗となる
領域のパターン状に形成する。このパターンをマスクと
して、例えば砒素（Ａｓ）のようなｎ型不純物を注入エ
ネルギー１０〜８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2
程度の条件でイオン注入４することで拡散層５を形成す
る。
【００３０】次に、図３（ｂ）に示すように、フォトレ
ジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中
で熱酸化を行うことで、拡散層以外の領域において３０
〜３００Å程度の厚さのゲート酸化膜６を形成する。こ
のとき、高濃度に不純物が注入された拡散層上には、拡
散層以外の領域に比べて増速酸化により厚いゲート酸化
膜６が形成される。より具体的には、例えば、９００
℃、ＨＣｌ雰囲気中で酸化を行った場合、図３（ｂ）中
において、拡散層以外の領域で膜厚Ｄ1が１００Åの酸
化膜を形成すると、高濃度に不純物がイオン注入された
拡散層５上には膜厚Ｄ2が３００Åの酸化膜が形成され
る。
ジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中
で熱酸化を行うことで、拡散層以外の領域において３０
〜３００Å程度の厚さのゲート酸化膜６を形成する。こ
のとき、高濃度に不純物が注入された拡散層上には、拡
散層以外の領域に比べて増速酸化により厚いゲート酸化
膜６が形成される。より具体的には、例えば、９００
℃、ＨＣｌ雰囲気中で酸化を行った場合、図３（ｂ）中
において、拡散層以外の領域で膜厚Ｄ1が１００Åの酸
化膜を形成すると、高濃度に不純物がイオン注入された
拡散層５上には膜厚Ｄ2が３００Åの酸化膜が形成され
る。
【００３１】次いで、図３（ｃ）に示すように、ゲート
酸化膜６上にゲート電極７を形成するためのゲート電極
材料として、例えば、ポリシリコン膜（導電膜）７ａを
ＣＶＤ法により１０００〜２０００Å程度堆積する。更
に、導電膜７ａに熱拡散やイオン注入によりリンのよう
なｎ型不純物を導入する。なお、ゲート電極の低抵抗化
を図るために、導電膜７ａ上にタングステンシリサイド
膜を１０００〜２０００Å程度堆積させてポリサイド層
としてもよい。
酸化膜６上にゲート電極７を形成するためのゲート電極
材料として、例えば、ポリシリコン膜（導電膜）７ａを
ＣＶＤ法により１０００〜２０００Å程度堆積する。更
に、導電膜７ａに熱拡散やイオン注入によりリンのよう
なｎ型不純物を導入する。なお、ゲート電極の低抵抗化
を図るために、導電膜７ａ上にタングステンシリサイド
膜を１０００〜２０００Å程度堆積させてポリサイド層
としてもよい。
【００３２】その後、図３（ｄ）に示すように、フォト
リソグラフィー技術によって、所定のパターンにパター
ニングされたフォトレジスト膜８を得る。このフォトレ
ジスト膜８をマスクとして、異方性エッチングにより、
ゲート酸化膜６上の導電膜７ａをエッチングすることで
ゲート領域にゲート電極７を得る（図３（ｅ）参照）。
リソグラフィー技術によって、所定のパターンにパター
ニングされたフォトレジスト膜８を得る。このフォトレ
ジスト膜８をマスクとして、異方性エッチングにより、
ゲート酸化膜６上の導電膜７ａをエッチングすることで
ゲート領域にゲート電極７を得る（図３（ｅ）参照）。
【００３３】次に、拡散層上及びゲート電極下の領域以
外の領域のゲート酸化膜がなくなるまで、すなわち厚さ
Ｄ1エッチングする。この結果、図３（ｆ）に示すよう
に、ゲート電極７のない拡散層５上にはＤ2−Ｄ1の厚さ
の酸化膜９が残存する。例えば、上記具体例の場合、約
２００Åの厚さの酸化膜９が拡散層５上に形成され、拡
散層上及びゲート電極下の領域以外の領域ではシリコン
基板１が露出している。
外の領域のゲート酸化膜がなくなるまで、すなわち厚さ
Ｄ1エッチングする。この結果、図３（ｆ）に示すよう
に、ゲート電極７のない拡散層５上にはＤ2−Ｄ1の厚さ
の酸化膜９が残存する。例えば、上記具体例の場合、約
２００Åの厚さの酸化膜９が拡散層５上に形成され、拡
散層上及びゲート電極下の領域以外の領域ではシリコン
基板１が露出している。
【００３４】次いで、図３（ｇ）に示すように、酸化膜
に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ
2系のガスを用い、シリコン基板１をゲート電極７及び
酸化膜９をマスクとして異方性エッチングにより掘り込
むことで溝１０形成する。溝１０の深さは１０００〜４
０００Åであることが好ましく、拡散層の接合深さより
深いことがより好ましい。接合深さより深くすること
で、十分な素子分離を図ることができる。なお、この溝
１０は、拡散層５以外の領域で、かつゲート電極７が形
成されていない領域、すなわち素子分離領域のみに形成
される。
に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ
2系のガスを用い、シリコン基板１をゲート電極７及び
酸化膜９をマスクとして異方性エッチングにより掘り込
むことで溝１０形成する。溝１０の深さは１０００〜４
０００Åであることが好ましく、拡散層の接合深さより
深いことがより好ましい。接合深さより深くすること
で、十分な素子分離を図ることができる。なお、この溝
１０は、拡散層５以外の領域で、かつゲート電極７が形
成されていない領域、すなわち素子分離領域のみに形成
される。
【００３５】フォトレジスト膜８を除去した後、図３
（ｈ）に示すように、層間絶縁膜１１を形成する。層間
絶縁膜１１の形成と同時に、溝１０も絶縁材料で埋め込
まれ、素子分離領域となる。以上の工程により図２
（ａ）及び（ｂ）に示す実施の形態１の半導体装置を得
ることができる。なお、ゲート電極のエッチングから溝
形成のためのエッチングは、銅於逸装置内で１シーケン
スで行うことができる。従って、ゲート電極形成のエッ
チングと同時に自己整合的に素子分離領域を形成するこ
とができる。
（ｈ）に示すように、層間絶縁膜１１を形成する。層間
絶縁膜１１の形成と同時に、溝１０も絶縁材料で埋め込
まれ、素子分離領域となる。以上の工程により図２
（ａ）及び（ｂ）に示す実施の形態１の半導体装置を得
ることができる。なお、ゲート電極のエッチングから溝
形成のためのエッチングは、銅於逸装置内で１シーケン
スで行うことができる。従って、ゲート電極形成のエッ
チングと同時に自己整合的に素子分離領域を形成するこ
とができる。
【００３６】（実施の形態２）図４（ａ）は図１のＡ−
Ａ線位置での断面図であり、図４（ｂ）は図１のＢ−Ｂ
線位置での断面図である。図４（ａ）及び（ｂ）には、
実施の形態２にかかる構成が示されている。
Ａ線位置での断面図であり、図４（ｂ）は図１のＢ−Ｂ
線位置での断面図である。図４（ａ）及び（ｂ）には、
実施の形態２にかかる構成が示されている。
【００３７】図４（ａ）及び（ｂ）において、半導体装
置の主要部は、ｐ型シリコン基板１上にソース／ドレイ
ン領域及び抵抗等の領域としてｎ型拡散層５が形成され
ている。ｎ型拡散層５上には増速酸化で厚くなった酸化
膜９が形成されている。ｎ型拡散層５以外の領域では、
シリコン基板１が掘り込まれて溝１０が形成されている
（ゲート領域に溝が形成されている）。この溝１０は、
層間絶縁膜１１の形成時に、同時に埋め込まれて素子分
離領域となる。上記半導体装置の製造方法を図５（ａ）
〜（ｇ）の工程断面図を用いて説明する。
置の主要部は、ｐ型シリコン基板１上にソース／ドレイ
ン領域及び抵抗等の領域としてｎ型拡散層５が形成され
ている。ｎ型拡散層５上には増速酸化で厚くなった酸化
膜９が形成されている。ｎ型拡散層５以外の領域では、
シリコン基板１が掘り込まれて溝１０が形成されている
（ゲート領域に溝が形成されている）。この溝１０は、
層間絶縁膜１１の形成時に、同時に埋め込まれて素子分
離領域となる。上記半導体装置の製造方法を図５（ａ）
〜（ｇ）の工程断面図を用いて説明する。
【００３８】まず、図５（ａ）に示すように、ｐ型シリ
コン基板１上に、高温酸素雰囲気中で絶縁膜２としての
シリコン酸化膜を１００〜２００Å程度の厚さで形成す
る。この後、フォトリソグラフィー技術によって、フォ
トレジスト膜３をソース／ドレイン領域及び抵抗となる
領域のパターン状に形成する。このパターンをマスクと
して、例えば砒素（Ａｓ）のようなｎ型不純物を注入エ
ネルギー１０〜８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2
程度の条件でイオン注入４することで拡散層５を形成す
る。
コン基板１上に、高温酸素雰囲気中で絶縁膜２としての
シリコン酸化膜を１００〜２００Å程度の厚さで形成す
る。この後、フォトリソグラフィー技術によって、フォ
トレジスト膜３をソース／ドレイン領域及び抵抗となる
領域のパターン状に形成する。このパターンをマスクと
して、例えば砒素（Ａｓ）のようなｎ型不純物を注入エ
ネルギー１０〜８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2
程度の条件でイオン注入４することで拡散層５を形成す
る。
【００３９】次に、図５（ｂ）に示すように、フォトレ
ジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中
で熱酸化を行うことで、拡散層以外の領域において３０
〜３００Å程度の厚さのゲート酸化膜６を形成する。こ
のとき、高濃度に不純物が注入された拡散層上には、拡
散層以外の領域に比べて増速酸化により厚いゲート酸化
膜６が形成される。
ジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中
で熱酸化を行うことで、拡散層以外の領域において３０
〜３００Å程度の厚さのゲート酸化膜６を形成する。こ
のとき、高濃度に不純物が注入された拡散層上には、拡
散層以外の領域に比べて増速酸化により厚いゲート酸化
膜６が形成される。
【００４０】より具体的には、例えば、９００℃、ＨＣ
ｌ雰囲気中で酸化を行った場合、図５（ｂ）中におい
て、拡散層以外の領域で膜厚Ｄ1が１００Åの酸化膜を
形成すると、高濃度に不純物がイオン注入された拡散層
５上には膜厚Ｄ2が３００Åの酸化膜が形成される。
ｌ雰囲気中で酸化を行った場合、図５（ｂ）中におい
て、拡散層以外の領域で膜厚Ｄ1が１００Åの酸化膜を
形成すると、高濃度に不純物がイオン注入された拡散層
５上には膜厚Ｄ2が３００Åの酸化膜が形成される。
【００４１】次に、拡散層上以外の領域のゲート酸化膜
がなくなるまで、すなわち厚さＤ1エッチングする。こ
の結果、図５（ｃ）に示すように、拡散層５上にはＤ2
−Ｄ1の厚さの酸化膜９が残存する。例えば、上記具体
例の場合、約２００Åの厚さの酸化膜９が拡散層５上に
形成され、それ以外の領域ではシリコン基板１が露出し
ている。
がなくなるまで、すなわち厚さＤ1エッチングする。こ
の結果、図５（ｃ）に示すように、拡散層５上にはＤ2
−Ｄ1の厚さの酸化膜９が残存する。例えば、上記具体
例の場合、約２００Åの厚さの酸化膜９が拡散層５上に
形成され、それ以外の領域ではシリコン基板１が露出し
ている。
【００４２】次いで、図５（ｄ）に示すように、酸化膜
に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ
2系のガスを用い、シリコン基板１を酸化膜９をマスク
として異方性エッチングにより掘り込むことで溝１０形
成する。溝１０の深さは１０００〜４０００Åであるこ
とが好ましく、拡散層の接合深さより深いことがより好
ましい。接合深さより深くすることで、十分な素子分離
を図ることができる。
に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ
2系のガスを用い、シリコン基板１を酸化膜９をマスク
として異方性エッチングにより掘り込むことで溝１０形
成する。溝１０の深さは１０００〜４０００Åであるこ
とが好ましく、拡散層の接合深さより深いことがより好
ましい。接合深さより深くすることで、十分な素子分離
を図ることができる。
【００４３】次に、図５（ｅ）に示すように、ゲート領
域となる溝１０の表面に３０〜３００Å程度のゲート酸
化膜６を形成する。更に、全面にゲート電極７を形成す
るためのゲート電極材料として、例えば、ポリシリコン
膜（導電膜）７ａをＣＶＤ法により１０００〜２０００
Å程度堆積する。更に、導電膜７ａに熱拡散やイオン注
入によりリンのようなｎ型不純物を導入する。
域となる溝１０の表面に３０〜３００Å程度のゲート酸
化膜６を形成する。更に、全面にゲート電極７を形成す
るためのゲート電極材料として、例えば、ポリシリコン
膜（導電膜）７ａをＣＶＤ法により１０００〜２０００
Å程度堆積する。更に、導電膜７ａに熱拡散やイオン注
入によりリンのようなｎ型不純物を導入する。
【００４４】その後、図５（ｆ）に示すように、フォト
リソグラフィー技術によって、所定のパターンにパター
ニングされたフォトレジスト膜８を得る。このフォトレ
ジスト膜８をマスクとして、異方性エッチングにより、
ゲート酸化膜６上の導電膜７ａをエッチングすることで
ゲート電極７を得る。フォトレジスト膜８を除去した
後、図５（ｇ）に示すように、層間絶縁膜１１を形成す
る。層間絶縁膜１１の形成と同時に、溝１０も絶縁材料
で埋め込まれ、素子分離領域となる。
リソグラフィー技術によって、所定のパターンにパター
ニングされたフォトレジスト膜８を得る。このフォトレ
ジスト膜８をマスクとして、異方性エッチングにより、
ゲート酸化膜６上の導電膜７ａをエッチングすることで
ゲート電極７を得る。フォトレジスト膜８を除去した
後、図５（ｇ）に示すように、層間絶縁膜１１を形成す
る。層間絶縁膜１１の形成と同時に、溝１０も絶縁材料
で埋め込まれ、素子分離領域となる。
【００４５】以上の工程により図４（ａ）及び（ｂ）に
示す実施の形態２の半導体装置を得ることができる。な
お、上記の実施の形態では、ゲート電極が溝の内壁に沿
って形成されるため、トランジスタのチャネルをマスク
のパターン寸法より長くすることができる。その結果、
トランジスタのショートチャネル効果を抑制することが
できる。
示す実施の形態２の半導体装置を得ることができる。な
お、上記の実施の形態では、ゲート電極が溝の内壁に沿
って形成されるため、トランジスタのチャネルをマスク
のパターン寸法より長くすることができる。その結果、
トランジスタのショートチャネル効果を抑制することが
できる。
【００４６】（実施の形態３）図６（ａ）は図１のＡ−
Ａ線位置での断面図であり、図６（ｂ）は図１のＢ−Ｂ
線位置での断面図である。図６（ａ）及び（ｂ）には、
実施の形態３にかかる構成が示されている。
Ａ線位置での断面図であり、図６（ｂ）は図１のＢ−Ｂ
線位置での断面図である。図６（ａ）及び（ｂ）には、
実施の形態３にかかる構成が示されている。
【００４７】図６（ａ）及び（ｂ）において、半導体装
置の主要部は、ｐ型シリコン基板１上にソース／ドレイ
ン領域及び抵抗等の領域としてｎ型拡散層５が形成され
ている。シリコン基板１上にはゲート電極７がゲート酸
化膜６を介して形成されている。ｎ型拡散層５上には増
速酸化で厚くなった酸化膜９が形成されている。ゲート
電極７とｎ型拡散層５以外の領域では、シリコン基板１
が掘り込まれて溝１０が形成されている。この溝１０
は、層間絶縁膜１１の形成時に、同時に埋め込まれて素
子分離領域となる。上記半導体装置の製造方法を図７
（ａ）〜（ｇ）の工程断面図を用いて説明する。
置の主要部は、ｐ型シリコン基板１上にソース／ドレイ
ン領域及び抵抗等の領域としてｎ型拡散層５が形成され
ている。シリコン基板１上にはゲート電極７がゲート酸
化膜６を介して形成されている。ｎ型拡散層５上には増
速酸化で厚くなった酸化膜９が形成されている。ゲート
電極７とｎ型拡散層５以外の領域では、シリコン基板１
が掘り込まれて溝１０が形成されている。この溝１０
は、層間絶縁膜１１の形成時に、同時に埋め込まれて素
子分離領域となる。上記半導体装置の製造方法を図７
（ａ）〜（ｇ）の工程断面図を用いて説明する。
【００４８】まず、図７（ａ）に示すように、ｐ型シリ
コン基板１上に、高温酸素雰囲気中で熱酸化を行い１０
０〜３００Å程度の厚さのゲート酸化膜６を形成する。
次いで、ゲート酸化膜６上にゲート電極７を形成するた
めのゲート電極材料として、例えば、ポリシリコン膜
（導電膜）７ａをＣＶＤ法により１０００〜２０００Å
程度堆積する。更に、導電膜７ａに熱拡散やイオン注入
によりリンのようなｎ型不純物を導入する。
コン基板１上に、高温酸素雰囲気中で熱酸化を行い１０
０〜３００Å程度の厚さのゲート酸化膜６を形成する。
次いで、ゲート酸化膜６上にゲート電極７を形成するた
めのゲート電極材料として、例えば、ポリシリコン膜
（導電膜）７ａをＣＶＤ法により１０００〜２０００Å
程度堆積する。更に、導電膜７ａに熱拡散やイオン注入
によりリンのようなｎ型不純物を導入する。
【００４９】その後、図７（ｂ）に示すように、フォト
リソグラフィー技術によって、所定のパターンにパター
ニングされたフォトレジスト膜８を得る。このフォトレ
ジスト膜８をマスクとして、異方性エッチングにより、
ゲート酸化膜６上の導電膜７ａをエッチングすることで
ゲート電極７を得る。フォトレジスト膜８を除去した
後、フォトリソグラフィー技術によって、フォトレジス
ト膜３をソース／ドレイン領域及び抵抗となる領域のパ
ターン状に形成する。このパターンをマスクとして、例
えば砒素（Ａｓ）のようなｎ型不純物を注入エネルギー
１０〜８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2程度の条
件でイオン注入４することで拡散層５を形成する（図７
（ｃ）参照）。
リソグラフィー技術によって、所定のパターンにパター
ニングされたフォトレジスト膜８を得る。このフォトレ
ジスト膜８をマスクとして、異方性エッチングにより、
ゲート酸化膜６上の導電膜７ａをエッチングすることで
ゲート電極７を得る。フォトレジスト膜８を除去した
後、フォトリソグラフィー技術によって、フォトレジス
ト膜３をソース／ドレイン領域及び抵抗となる領域のパ
ターン状に形成する。このパターンをマスクとして、例
えば砒素（Ａｓ）のようなｎ型不純物を注入エネルギー
１０〜８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2程度の条
件でイオン注入４することで拡散層５を形成する（図７
（ｃ）参照）。
【００５０】次に、図７（ｄ）に示すように、フォトレ
ジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中
で熱酸化を行うことで、拡散層上のゲート酸化膜６を３
００Å程度以下の厚さ増加させる。このとき、高濃度に
不純物が注入された拡散層上には、拡散層以外の領域に
比べて増速酸化によりゲート酸化膜６が厚くなる。ま
た、ゲート電極７の表面にも厚い酸化膜６ａが形成され
る。
ジスト膜３と絶縁膜２を除去した後、高温酸素雰囲気中
で熱酸化を行うことで、拡散層上のゲート酸化膜６を３
００Å程度以下の厚さ増加させる。このとき、高濃度に
不純物が注入された拡散層上には、拡散層以外の領域に
比べて増速酸化によりゲート酸化膜６が厚くなる。ま
た、ゲート電極７の表面にも厚い酸化膜６ａが形成され
る。
【００５１】より具体的には、例えば、９００℃、ＨＣ
ｌ雰囲気中で酸化を行った場合、図７（ｄ）中におい
て、拡散層以外の領域で膜厚Ｄ1が１００Åの酸化膜を
形成すると、高濃度に不純物がイオン注入された拡散層
５上には膜厚Ｄ2が３００Åの酸化膜が形成される。次
に、拡散層上及びゲート電極下の領域以外の領域のゲー
ト酸化膜がなくなるまで、すなわち厚さＤ1エッチング
する。この結果、図７（ｅ）に示すように、ゲート電極
７のない拡散層５上にはＤ2−Ｄ1の厚さの酸化膜９が残
存する。例えば、上記具体例の場合、約２００Åの厚さ
の酸化膜９が拡散層５上に形成され、拡散層上及びゲー
ト電極下の領域以外の領域ではシリコン基板１が露出し
ている。なお、ゲート電極７の表面の厚い酸化膜６ａも
同時にエッチングされて酸化膜６ｂとなる。
ｌ雰囲気中で酸化を行った場合、図７（ｄ）中におい
て、拡散層以外の領域で膜厚Ｄ1が１００Åの酸化膜を
形成すると、高濃度に不純物がイオン注入された拡散層
５上には膜厚Ｄ2が３００Åの酸化膜が形成される。次
に、拡散層上及びゲート電極下の領域以外の領域のゲー
ト酸化膜がなくなるまで、すなわち厚さＤ1エッチング
する。この結果、図７（ｅ）に示すように、ゲート電極
７のない拡散層５上にはＤ2−Ｄ1の厚さの酸化膜９が残
存する。例えば、上記具体例の場合、約２００Åの厚さ
の酸化膜９が拡散層５上に形成され、拡散層上及びゲー
ト電極下の領域以外の領域ではシリコン基板１が露出し
ている。なお、ゲート電極７の表面の厚い酸化膜６ａも
同時にエッチングされて酸化膜６ｂとなる。
【００５２】次いで、図７（ｆ）に示すように、酸化膜
に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ
2系のガスを用い、シリコン基板１をゲート電極７及び
酸化膜９をマスクとして異方性エッチングにより掘り込
むことで溝１０形成する。溝１０の深さは１０００〜４
０００Åであることが好ましく、拡散層の接合深さより
深いことがより好ましい。接合深さより深くすること
で、十分な素子分離を図ることができる。なお、この溝
１０は、拡散層５以外の領域で、かつゲート電極７が形
成されていない領域、すなわち素子分離領域のみに形成
される。
に対して選択比の高いエッチャント、例えばＨＢｒ／Ｏ
2系のガスを用い、シリコン基板１をゲート電極７及び
酸化膜９をマスクとして異方性エッチングにより掘り込
むことで溝１０形成する。溝１０の深さは１０００〜４
０００Åであることが好ましく、拡散層の接合深さより
深いことがより好ましい。接合深さより深くすること
で、十分な素子分離を図ることができる。なお、この溝
１０は、拡散層５以外の領域で、かつゲート電極７が形
成されていない領域、すなわち素子分離領域のみに形成
される。
【００５３】フォトレジスト膜８を除去した後、図７
（ｇ）に示すように、層間絶縁膜１１を形成する。層間
絶縁膜１１の形成と同時に、溝１０も絶縁材料で埋め込
まれ、素子分離領域となる。以上の工程により図６
（ａ）及び（ｂ）に示す実施の形態１の半導体装置を得
ることができる。
（ｇ）に示すように、層間絶縁膜１１を形成する。層間
絶縁膜１１の形成と同時に、溝１０も絶縁材料で埋め込
まれ、素子分離領域となる。以上の工程により図６
（ａ）及び（ｂ）に示す実施の形態１の半導体装置を得
ることができる。
【００５４】
【発明の効果】本発明によれば、拡散層上のゲート絶縁
膜を、増速酸化によってそれ以外の領域のゲート絶縁膜
より厚くすることで、膜厚差を利用して選択的に素子分
離領域の形成領域のみ、又は半導体装置のチャネル領域
を含む領域の半導体基板をエッチングして溝を形成する
ことができる。つまり、素子分離領域を形成したり、半
導体装置のショートチャネル効果を抑制することができ
る。更に、ゲート−ドレイン間容量を抑えることができ
るので、遅延時間が改善され高速化を図ることができ
る。その結果、大幅な工程の削減を実現することができ
るだけでなく、素子分離領域と半導体装置のチャネル長
を縮小することができ、半導体装置の微細化を実現する
ことができる。加えて、ゲート電極形成時にゲート電極
材料のエッチング残りが生じることもなく、ＣＭＰ時の
半導体基板へのストレスによるリーク電流の発生や耐圧
低下という問題も防止することができる。
膜を、増速酸化によってそれ以外の領域のゲート絶縁膜
より厚くすることで、膜厚差を利用して選択的に素子分
離領域の形成領域のみ、又は半導体装置のチャネル領域
を含む領域の半導体基板をエッチングして溝を形成する
ことができる。つまり、素子分離領域を形成したり、半
導体装置のショートチャネル効果を抑制することができ
る。更に、ゲート−ドレイン間容量を抑えることができ
るので、遅延時間が改善され高速化を図ることができ
る。その結果、大幅な工程の削減を実現することができ
るだけでなく、素子分離領域と半導体装置のチャネル長
を縮小することができ、半導体装置の微細化を実現する
ことができる。加えて、ゲート電極形成時にゲート電極
材料のエッチング残りが生じることもなく、ＣＭＰ時の
半導体基板へのストレスによるリーク電流の発生や耐圧
低下という問題も防止することができる。
【図1】本発明の半導体装置の概略平面図である。
【図２】本発明の実施の形態１の半導体装置の概略断面
図であり、（ａ）は図１のＡ−Ａ線位置での概略断面
図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図であ
る。
図であり、（ａ）は図１のＡ−Ａ線位置での概略断面
図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図であ
る。
【図３】本発明の実施の形態１の半導体装置の図１のＡ
−Ａ線位置での概略工程断面図である。
−Ａ線位置での概略工程断面図である。
【図４】本発明の実施の形態２の半導体装置の概略断面
図であり、（ａ）は図１のＡ−Ａ線位置での概略断面
図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図であ
る。
図であり、（ａ）は図１のＡ−Ａ線位置での概略断面
図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図であ
る。
【図５】本発明の実施の形態２の半導体装置の図１のＡ
−Ａ線位置での概略工程断面図である。
−Ａ線位置での概略工程断面図である。
【図６】本発明の実施の形態３の半導体装置の概略断面
図であり、（ａ）は図１のＡ−Ａ線位置での概略断面
図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図であ
る。
図であり、（ａ）は図１のＡ−Ａ線位置での概略断面
図、（ｂ）は図１のＢ−Ｂ線位置での概略断面図であ
る。
【図７】本発明の実施の形態３の半導体装置の図１のＡ
−Ａ線位置での概略工程断面図である。
−Ａ線位置での概略工程断面図である。
【図８】従来の半導体装置の概略平面図である。
【図９】従来の半導体装置の概略断面図であり、（ａ）
は図８のＡ−Ａ線位置での概略断面図、（ｂ）は図８の
Ｂ−Ｂ線位置での概略断面図である。
は図８のＡ−Ａ線位置での概略断面図、（ｂ）は図８の
Ｂ−Ｂ線位置での概略断面図である。
【図１０】図９の従来の半導体装置のＡ−Ａ線位置での
概略工程断面図である。
概略工程断面図である。
【図１１】従来の半導体装置の概略断面図であり、
（ａ）は図８のＡ−Ａ線位置での概略断面図、（ｂ）は
図８のＢ−Ｂ線位置での概略断面図である。
（ａ）は図８のＡ−Ａ線位置での概略断面図、（ｂ）は
図８のＢ−Ｂ線位置での概略断面図である。
【図１２】図１１の従来の半導体装置のＡ−Ａ線位置で
の概略工程断面図である。
の概略工程断面図である。
１、２１ シリコン基板 ２、３５ 絶縁膜 ３、８、２４、２８、２９ フォトレジスト膜 ４、３０ イオン注入 ５、３１ 拡散層 ６、２６ ゲート酸化膜 ６ａ、６ｂ、９、３４ 酸化膜 ７、２７ ゲート電極 ７ａ、２７ａ 導電膜 １０、３３ 溝 １１、３２ 層間絶縁膜 ２２、３５ シリコン酸化膜 ２３ シリコンナイトライド膜 ２５ フィールド酸化膜
Claims (8)
- 【請求項１】 半導体基板の表面層にソース／ドレイン
領域としての拡散層が形成され、ソース／ドレイン領域
間のゲート領域上及びソース／ドレイン領域のゲート領
域側の端部上に酸化膜からなるゲート絶縁膜が形成さ
れ、少なくともゲート領域のゲート絶縁膜上にゲート電
極が形成され、ソース／ドレイン領域及びゲート領域の
周囲の半導体基板に絶縁膜が埋設された素子分離領域と
しての溝が形成されてなり、ソース／ドレイン領域の端
部上のゲート絶縁膜がゲート領域上のゲート絶縁膜より
厚いことを特徴とする半導体装置。 - 【請求項２】 ゲート領域が、溝を含む請求項１に記載
の半導体装置。 - 【請求項３】 ゲート領域の溝が、ソース／ドレイン領
域としての拡散層の接合深さより深い請求項２に記載の
半導体装置。 - 【請求項４】半導体基板の表面層にソース／ドレイン領
域となる拡散層を形成する工程と、 半導体基板を酸化することによってソース／ドレイン領
域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜
厚より厚く形成する工程と、 半導体基板全面に導電膜を形成する工程と、 レジストパターンを用いて導電膜をエッチングしてソー
ス／ドレイン領域間のゲート領域上及びソース／ドレイ
ン領域端部上にゲート電極を形成する工程と、 ソース／ドレイン領域及びゲート領域上以外の酸化膜を
除去して半導体基板を露出させることで、酸化膜からな
るゲート絶縁膜を形成する工程と、 レジストパターンとソース／ドレイン領域上の酸化膜を
マスクとして半導体基板に溝を形成する工程と、 レジストパターンを除去後、半導体基板全面に絶縁膜を
積層することで、層間絶縁膜と溝内に埋設された絶縁膜
からなる素子分離領域を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上のゲート領域にゲート絶縁
膜を介してゲート電極を形成する工程と、 ゲート電極をマスクとして、半導体基板の表面層にソー
ス／ドレイン領域となる拡散層を形成する工程と、 半導体基板を酸化することによって、ソース／ドレイン
領域上の酸化膜をソース／ドレイン領域以外の酸化膜の
膜厚より厚く形成する工程と、 ソース／ドレイン領域及びゲート領域上以外の酸化膜を
除去して半導体基板を露出させることで、ソース／ドレ
イン領域上に酸化膜からなるゲート絶縁膜を形成する工
程と、 レジストパターンとソース／ドレイン領域上の酸化膜を
マスクとして半導体基板に溝を形成する工程と、 レジストパターンを除去後、半導体基板全面に絶縁膜を
積層することで、層間絶縁膜と溝内に埋設された絶縁膜
からなる素子分離領域を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項６】 ゲート領域が、溝を含む請求項４又は５
に記載の製造方法。 - 【請求項７】 半導体基板の表面層にソース／ドレイン
領域となる拡散層を形成する工程と、 半導体基板を酸化することによってソース／ドレイン領
域上の酸化膜をソース／ドレイン領域以外の酸化膜の膜
厚より厚く形成する工程と、 ソース／ドレイン領域上以外の酸化膜を除去して半導体
基板を露出させることで、酸化膜からなるゲート絶縁膜
を形成する工程と、 ソース／ドレイン領域上の酸化膜をマスクとして、ゲー
ト領域を含むソース／ドレイン領域の周囲の半導体基板
に溝を形成する工程と、 少なくともゲート領域の溝の内面に酸化膜を形成した
後、半導体基板全面に導電膜を形成する工程と、 レジストパターンを用いて導電膜をエッチングしてソー
ス／ドレイン領域間のゲート領域上及びソース／ドレイ
ン領域端部上にゲート電極を形成する工程と、 半導体基板全面に絶縁膜を積層することで、層間絶縁膜
とゲート領域以外の溝内に埋設された絶縁膜からなる素
子分離領域を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項８】 ゲート領域の溝が、ソース／ドレイン領
域の拡散層の接合深さより深い請求項５又は６に記載の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000076671A JP3608999B2 (ja) | 2000-03-17 | 2000-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000076671A JP3608999B2 (ja) | 2000-03-17 | 2000-03-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267560A true JP2001267560A (ja) | 2001-09-28 |
| JP3608999B2 JP3608999B2 (ja) | 2005-01-12 |
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ID=18594375
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000076671A Expired - Fee Related JP3608999B2 (ja) | 2000-03-17 | 2000-03-17 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3608999B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008186915A (ja) * | 2007-01-29 | 2008-08-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100907900B1 (ko) * | 2007-08-28 | 2009-07-15 | 주식회사 동부하이텍 | 반도체 소자 제조 방법 |
-
2000
- 2000-03-17 JP JP2000076671A patent/JP3608999B2/ja not_active Expired - Fee Related
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| JP3608999B2 (ja) | 2005-01-12 |
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