KR100917813B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역의 게이트 스택을 동일 공정으로 형성할 수 있고, 고전력 스위칭 소자 영역 내의 소오스/드레인간의 전류 흐름을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조방법은 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 고전력 스위칭 소자 영역에 제 1 도전형 딥 웰(deep well)을 형성하는 단계; 상기 제 1 도전형 딥 웰(deep well) 내에 제 2 도전형 바디영역을 형성하는 단계; 상기 반도체 기판 상에 상기 제 2 도전형 바디 영역의 일부와 중첩하는 희생 열산화막 및 상기 저전력 제어 소자 영역에 활성 영역을 한정하는 소자 분리 열산화막을 동시에 형성하는 단계; 상기 고전력 스위칭 소자 영역 내에 상기 희생 열산화막에 의해 상기 제 1 도전형 딥 웰과 분리되는 제 1 도전형 확장 웰을 형성하는 단계; 상기 저전력 제어 소자 영역 내에 상기 소자 분리 열산화막에 의해 분리되는 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 단계; 상기 희생 열산화막을 제거하여, 상기 제 2 도전형 바디 영역의 상기 일부 상에 리세스(recess) 영역을 형성하는 단계; 상기 리세스 영역이 형성된 상기 고전력 스위칭 소자 영역 및 상기 저전력 제어 소자 영역 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 게이트 도전층을 형성하는 단계; 상기 게이트 도전층 및 상기 게이트 절연층을 패터닝하여, 상기 고전력 스위칭 소자 영역의 상기 리세스된 영역으로부터 상기 제 1 도전형 확장 웰의 일부 상으로 연장된 제 1 게이트 절연막 및 제 1 게이트 전극을 포함하는 제 1 게이트 스택; 및 상기 저전력 스위칭 제어 소자 영역의 상기 제 2 도전형 웰 영역 상에 제 2 게이트 절연막 및 제 2 게이트 전극을 포함하는 제 2 게이트 스택 및 상기 제 1 도전형 웰 영역상에 제 3 게이트 절연막 및 제 3 게이트 전극을 포함하는 제 3 게이트 스택을 형성하는 단계; 상기 고전력 스위칭 소자 영역의 상기 제 2 도전형 바디 영역과 상기 제 1 도전형 확장 웰 내에 상기 제 1 게이트 스택에 의해 이격된 제 1 도전형의 소오스/드레인 영역을 형성하는 단계; 및 상기 저전력 스위칭 소자 영역의 상기 제 2 도전형 웰 및 상기 제 1 도전형 웰에 각각 제 2 게이트 스택에 의해 이격된 제 1 도전형의 소오스/드레인 영역 및 제 3 게이트 스택에 의해 이격된 제 2 도전형의 소오스/드레인 영역을 형성하는 단계를 포함한다.
본 발명은 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역을 포함하는 반도체 소자에서 고전력 스위칭 소자 영역의 희생 열산화막을 제거하여 리세스(recess) 영역을 형성함으로써, 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역의 게이트 스택을 동일 공정으로 형성하여 제조공정을 단순하게 하고 제조원가를 절감할 수 있으며, 고전력 스위칭 소자 영역 내의 소오스/드레인간의 전류 흐름을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
비씨디모스 소자, 리세스 영역, 절연층, P형 얕은 웰.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고전력 스위칭 소자 영역의 제 2 도전형 바디 영역 일부 상의 리세스 영역 게이트를 형성하여, 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역의 게이트 스택을 동일 공정으로 형성할 수 있고, 고전력 스위칭 소자 영역 내의 소오스/드레인간의 전류 흐름을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다
BCD(Bipolar-CMOS-DMOS) 공정은 자동차 어플리케이션(automotive application), 프린터 헤드 드라이버(printer head driver), 또는 모터 컨트롤(motor control) 등에 사용되는 SOC(system on chip) 기술이다. LDMOS는 BCD 공정의 주요 소자로 PIC(Power Integrated Circuit)에 주로 사용된다.
일반적으로 사용되는 수평형 디모스 소자는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트(gate) 구동회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프(turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합 에 의해 발생하는 시간지연이 없는 등의 장점이 있다.
일반적인 비씨디모스 소자 중 엘디모스의 제조 과정에 있어서는, 기판 상에 N형 웰(N-type well)이 형성되고, 상기 N형 웰상에 절연막층이 형성되어 액티브 영역 및 필드 영역 전면에 성장된다.
여기서, 상기 절연막층은 상기 N형 웰 상부에 먼저 형성된 경우 절연막층의 두께가 크고, 이로부터 성장한 절연막층은 얇게 형성된다. 액티브 영역에서는 상기 절연막층 상부에 형성된 게이트 영역은 두꺼운 절연막층 상부에 형성되므로 더욱 높은 위치에 위치하게 된다. 이로 인하여, 비씨디모스 소자를 제조하는 경우 종래기술에 따라 제조된 씨모스와 수평형 디모스 소자는 게이트 영역의 높이차가 존재하게 되므로 이를 조절하기 위한 부가적인 공정들을 필요로 한다.
또한, 엘디모스의 P형 바디 내부에 형성되는 소오스 영역으로부터 N형 웰(20) 내부에 형성되는 드레인 영역으로 전류가 흐르는 경우, 소오스 영역으로부터 드레인 영역까지의 최단거리상에 절연막층이 존재하므로 전류가 이동하기 위하여 절연막층의 하부 채널을 이용하여야 하므로 경로가 길어지는 단점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 고전력 스위칭 소자 영역의 제 2 도전형 바디 영역 일부 상에 리세스 영역을 형성하여, 상기 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역에 동시에 게이트 스택을 형성함으로써 제조공정을 줄이고 제조단가를 절감할 수 있으며, 고전력 스위칭 소자 영역의 소오스/드레인 사이의 전류를 최단거리로 이동시켜 품질을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조방법은 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 고전력 스위칭 소자 영역에 제 1 도전형 딥 웰(deep well)을 형성하는 단계; 상기 제 1 도전형 딥 웰(deep well) 내에 제 2 도전형 바디 영역을 형성하는 단계; 상기 반도체 기판 상에 상기 제 2 도전형 바디 영역의 일부와 중첩하는 희생 열산화막 및 상기 저전력 제어 소자 영역에 활성 영역을 한정하는 소자 분리 열산화막을 동시에 형성하는 단계; 상기 고전력 스위칭 소자 영역 내에 상기 희생 열산화막에 의해 상기 제 1 도전형 딥 웰과 분리되는 제 1 도전형 확장 웰을 형성하는 단계; 상기 저전력 제어 소자 영역 내에 상기 소자 분리 열산화막에 의해 분리되는 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 단계; 상기 희생 열산화막을 제거하여, 상기 제 2 도전형 바디 영역의 상기 일부 상에 리세스(recess) 영역을 형성하는 단계; 상기 리세스 영역이 형성된 상기 고전력 스위칭 소자 영역 및 상기 저전력 제어 영역 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 게이트 도전층을 형성하는 단계; 상기 게이트 도전층 및 상기 게이트 절연층을 패터닝하여, 상기 고전력 스위칭 소자 영역의 상기 리세스된 영역으로부터 상기 제 1 도전형 확장 웰의 일부 상으로 연장된 제 1 게이트 절연막 및 제 1 게이트 전극을 포함하는 제 1 게이트 스택; 및 상기 저전력 제어 소자 영역의 상기 제 2 도전형 웰 영역 상에 제 2 게이트 절연막 및 제 2 게이트 전극을 포함하는 제 2 게이트 스택 및 상기 제 1 도전형 웰 영역상에 제 3 게이트 절연막 및 제 3 게이트 전극을 포함하는 제 3 게이트 스택을 형성하는 단계; 상기 고전력 스위칭 소자 영역의 상기 제 2 도전형 바디 영역과 상기 제 1 도전형 확장 웰 내에 상기 제 1 게이트 스택에 의해 이격된 제 1 도전형의 소오스/드레인 영역을 형성하는 단계; 및 상기 저전력 제어 소자 영역의 상기 제 2 도전형 웰 및 상기 제 1 도전형 웰에 각각 제 2 게이트 스택에 의해 이격된 제 1 도전형의 소오스/드레인 영역 및 제 3 게이트 스택에 의해 이격된 제 2 도전형의 소오스/드레인 영역을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 소자는 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역을 포함하는 반도체 기판; 상기 고전력 스위칭 소자 영역에 형성된 제 1 도전형 딥 웰(deep well); 상기 제 1 도전형 딥 웰 내에 형성되고, 일부 영역 상에 리세스 영역을 포함하는 제 2 도전형 바디 영역; 상기 제 1 도전형 딥 웰 내에 형성되고, 상기 제 2 도전형 바디 영역과 이격된 제 1 도전형 확장 웰; 상기 제 2 도전형 바디 영역의 상기 리세스 영역으로부터 상기 제 1 도전형 활장 웰의 일부 상으로 연장된 제 1 게이트 절연막 및 제 1 게이트 전극을 포함하는 제 1 게이트 스택; 및 상기 제 2 도전형 바디 영역과 상기 제 1 도전형 확장 웰 내에 형성되고, 상기 제 1 게이트 스택에 의하여 이격된 제 1 도전형의 소오스/드레인 영역들을 포함하는 고전력 스위칭 소자; 상기 저전력 제어 소자 영역 내에 형성된 제 2 도전형 웰; 상기 제 2 도전형 웰의 일부 상에 형성된 제 2 게이트 절연막 및 제 2 게이트 전극을 포함하는 제 2 게이트 스택; 상기 제 2 도전형 웰 내에 형성되고, 상기 제 2 게이트 스택에 의해 이격된 제 1 도전형 소오스/드레인 영역들을 포함하는 제 1 저전력 제어 소자; 및 소자 분리막에 의해 상기 제 2 도전형 웰과 분리된 제 1 도전형 웰; 상기 제 1 도전형 웰의 일부 상에 형성된 제 3 게이트 절연막 및 제 3 게이트 전극을 포함하는 제 3 게이트 스택; 상기 제 1 도전형 웰 내에 형성되고, 상기 제 3 게이트 스택에 의해 이격된 제 2 도전형 소오스/드레인 영역을 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 고전력 스위칭 소자 영역에 리세스 영역을 형성함으로써, 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역의 게이트 스택을 동일 공정으로 형성하여 제조공정의 단순화 및 제조원가의 절감을 도모할 수 있고, 고전력 스위칭 소자 영역 내의 소오스/드레인간의 전류 흐름을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역을 포함하는 반도체 소자의 제조과정을 나타내는 것이다.
도 1a 에 나타난 바와 같이, 먼저 고전력 스위칭 소자 영역(100)의 기판(10) 상에 N형 딥 웰(deep well;11)을 형성하고, 상기 N형 딥 웰(11)상의 일부 및 저전력 제어 소자 영역(200) 전면에 포토마스크(12)를 도포한다. 상기 포토마스크(12)를 이용하여 상기 N형 딥 웰(11) 내에 P형 바디(P-type body;13) 영역을 형성한다.
이어, 도 1b에 나타난 바와 같이, 상기 P형 바디 영역(13)의 일부와 중첩하도록 위치하는 영역에 희생 열산화막(14b)과 상기 저전력 제어 소자 영역(200)의 활성 영역을 한정하는 소자 분리 열산화막(14b)을 동시에 형성한다. 상기 열산화막은 예를 들어 열적으로 성정한 실리콘 옥사이드(silicon oxide) 산화물 등의 유기 또는 무기 절연물질일 수 있다.
또한, 상기 희생 열산화막(14a)은 각각 상기 P형 바디 영역과 N 형 확장 웰의 일부 영역에서 단차를 형성하게 된다.
도 1c와 같이, 상기 고전력 스위칭 소자 영역(100) 내의 상기 희생 열산화막(14a)에 의하여 상기 N 형 딥 웰(11) 내에 이와 분리되는 N 형 확장 웰(extended N drain;15)을 형성하고, 상기 저전력 제어 소자 영역(200) 내에는 상기 소자 분리 열산화막(14b)에 의하여 분리되는 P형 웰(17) 및 N형 웰(18)을 형성한다.
상기 고전력 스위칭 소자 영역(100) 내에 N 형 확장 웰(N-type extended well;15)을 형성하는 경우 상기 N형 확장 웰(15) 내에 위치하고, 상기 희생 열산화막(14a)의 하부에 접촉한 영역에 P 형 얕은 웰(shallow P-well;16)을 동시에 형성할 수 있다. 상기 P형 얕은 웰(16)은 추후 형성될 게이트 스택(20a)과 N형 확장 웰(15)와의 콘택(contact)을 더욱 양호하게 하기 위하여 형성된다.
도 1d에 나타난 바와 같이, 상기 고전력 스위칭 소자 영역(100)의 희생 열산화막(14)을 습식 식각 공정에 의하여 제거하여, 상기 P형 바디 영역(13)의 일부 상에 리세스(recess) 영역(14c)을 형성하게 된다. 이 때, 상기 저전력 제어 소자 영역(200)에는 아무런 공정단계를 수행하지 않는다.
상기 P형 바디 영역의 일부 상에 리세스 영역(14c)을 형성한 후, 고전력 스위칭 소자 영역(100) 및 저전력 제어 소자 영역(200)의 전면에 게이트 절연층(19)을 형성한다. 상기 게이트 절연층(19)은 예를 들어 열적으로 성정한 실리콘 옥사이드(silicon oxide) 산화물, 실리콘 질화물 등의 유기 또는 무기 절연물질 일 수 있다. 상기 게이트 절연층(19)의 형성 후, 고전력 스위칭 소자 영역(100) 및 저전력 제어 소자 영역(200) 전면에 게이트 도전층(20)을 형성한다.
그 후, 도 1f에 나타난 바와 같이, 상기 게이트 도전층(20)을 패터닝하여, 상기 고전력 스위칭 소자 영역(100)의 상기 리세스된 영역(14c)으로부터 상기 N형 확장 웰(15)의 일부 상으로 연장된 상기 게이트 절연층(19) 상에 제 1 게이트 전극을 포함하는 제 1 게이트 스택(20a)을 형성함과 동시에 상기 저전력 제어 소자 영 역(200)의 상기 P형 웰(17) 및 상기 N형 웰(18) 영역의 상기 게이트 절연층(19) 상에 제 2 및 제 3 게이트 전극을 포함하는 제 2 게이트 스택(20b) 및 제 3 게이트 스택(20c)을 형성한다.
이어, 1g에 나타난 바와 같이 상기 고전력 스위칭 소자 영역(100)의 상기 P형 바디 영역(13)과 상기 N형 확장 영역(15) 내에 상기 제 1 게이트 스택(20a)에 의해 이격된 N형의 소오스/드레인 영역(22a,22b))을 형성함과 동시에 상기 저전력 제어 소자 영역(200)의 상기 P형 웰(17) 및 상기 N형 웰(18)에 각각 제 2 게이트 스택(20b)에 의해 이격된 N형의 소오스/드레인 영역(23) 및 제 3 게이트 스택(20c)에 의해 이격된 P형의 소오스/드레인 영역(24)을 형성한다.
따라서, 상기 고전력 스위칭 소자 영역(100)의 P형 바디 영역(13) 내에 형성된 소오스 영역(22a)과 N형 확장 웰(15) 내에 형성된 드레인 영역(22b)은 동일한 높이에 형성된다. 또한, 상기 리세스 영역(14c)의 가장 하단의 위치보다 낮게 형성되므로 소오스/드레인 영역(22a,22b)간의 전류는 게이트 절연층(19) 하부의 통로가 아닌 최단거리를 이용하여 직선으로 이동할 수 있다. 상기와 같이 전류 이동거리가 짧아지는 경우 고전력 스위칭 소자의 Ron 특성이 향상된다.
본 발명의 일실시예에 따라 제조된 게이트 스택(20a,20b,20c)은 고전력 스위칭 소자 영역(100) 및 저전력 제어 소자 영역(200)에서 동일한 높이에 위치하게 되고, 비씨디모스 소자를 제조하는 과정에서 수평형 디씨모스와 씨모스의 게이트 영역간의 높이차를 제거하기 위한 공정이 불필요하게 되어 제조공정을 단순하게 하고 제조원가를 절감할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상이 벗어나지 않는 범위 내에서 여러가지 치환, 변형, 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1g 은 본 발명의 일실시예에 따른 반도체 소자의 제조 과정을 나타낸 단면도이다.
Claims (5)
- 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역을 포함하는 반도체 기판을 제공하는 단계;상기 반도체 기판의 고전력 스위칭 소자 영역에 제 1 도전형 딥 웰(deep well)을 생성하는 단계;상기 제 1 도전형 딥 웰(deep well) 내에 제 2 도전형 바디 영역을 형성하는 단계;상기 반도체 기판 상에 상기 제 2 도전형 바디 영역의 일부와 중첩하는 희생 열산화막 및 상기 저전력 제어 소자 영역에 활성 영역을 한정하는 소자 분리 열산화막을 동시에 형성하는 단계;상기 고전력 스위칭 소자 영역 내에 상기 희생 열산화막에 의해 상기 제 1 도전형 딥 웰과 분리되는 제 1 도전형 확장 웰을 형성하는 단계;상기 저전력 제어 소자 영역 내에 상기 소자 분리 열산화막에 의해 분리된 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 단계;상기 희생 열산화막을 제거하여, 상기 제 2 도전형 바디 영역의 상기 일부 상에 리세스(recess) 영역을 형성하는 단계;상기 리세스 영역이 형성된 상기 고전력 스위칭 영역 및 상기 저전력 제어 소자 영역 상에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 상에 게이트 도전층을 형성하는 단계;상기 게이트 도전층 및 상기 게이트 절연층을 패터닝하여, 상기 고전력 스위칭 소자 영역의 상기 리세스된 영역으로부터 상기 제 1 도전형 확장 웰의 일부 상으로 연장된 게이트 절연층 및 제 1 게이트 전극을 포함하는 제 1 게이트 스택; 및 상기 저전력 제어 소자 영역의 상기 제 2 도전형 웰 영역 상에 제 2 게이트 절연층 및 제 2 게이트 전극을 포함하는 제 2 게이트 스택 및 상기 제 1 도전형 웰 영역상에 제 3 게이트 절연층 및 제 3 게이트 전극을 포함하는 제 3 게이트 스택을 형성하는 단계;상기 고전력 스위칭 소자 영역의 상기 제 2 도전형 바디 영역과 상기 제 1 도전형 확장 웰 내에 상기 제 1 게이트 스택에 의해 이격된 제 1 도전형의 소오스/드레인 영역을 형성하는 단계; 및상기 저전력 제어 소자 영역의 상기 제 2 도전형 웰 및 상기 제 1 도전형 웰에 각각 제 2 게이트 스택에 의해 이격된 제 1 도전형의 소오스/드레인 영역 및 제 3 게이트 스택에 의해 이격된 제 2 도전형의 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전형은 N 형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전형 웰 및 제 2 도전형 웰을 형성하는 단계 이후에,상기 고전력 스위칭 소자 영역의 제 1 도전형 확장 영역의 상기 희생 열산화막과 접하는 영역에 제 2 도전형 얕은 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 고전력 스위칭 소자 영역 및 저전력 제어 소자 영역을 포함하는 반도체 기판;상기 고전력 스위칭 소자 영역에 형성된 제 1 도전형 딥 웰(deep well); 상기 제 1 도전형 딥 웰 내에 형성되고, 일부 영역 상에 리세스 영역을 포함하는 제 2 도전형 바디 영역; 상기 제 1 도전형 딥 웰 내에 형성되고, 상기 제 2 도전형 바디 영역과 이격된 제 1 도전형 확장 웰; 상기 제 2 도전형 바디 영역의 상기 리세스 영역으로부터 상기 제 1 도전형 확장 웰의 일부 상으로 연장된 제 1 게이트 절연막 및 제 1 게이트 전극을 포함하는 제 1 게이트 스택; 및 상기 제 2 도전형 바디 영역과 상기 제 1 도전형 확장 웰 내에 형성되고, 상기 제 1 게이트 스택에 의하여 이격된 제 1 도전형의 소오스/드레인 영역들을 포함하는 고전력 스위칭 소자;상기 저전력 제어 소자 영역 내에 형성된 제 2 도전형 웰; 상기 제 2 도전형 웰의 일부 상에 형성된 제 2 게이트 절연막 및 제 2 게이트 전극을 포함하는 제 2 게이트 스택; 상기 제 2 도전형 웰 내에 형성되고, 상기 제 2 게이트 스택에 의해 이격된 제 1 도전형 소오스/드레인 영역들을 포함하는 제 1 저전력 제어 소자; 및소자 분리막에 의해 상기 제 2 도전형 웰과 분리된 제 1 도전형 웰; 상기 제 1 도전형 웰의 일부 상에 형성된 제 3 게이트 절연막 및 제 3 게이트 전극을 포함 하는 제 3 게이트 스택; 상기 제 1 도전형 웰 내에 형성되고, 상기 제 3 게이트 스택에 의해 이격된 제 2 도전형 소오스/드레인 영역들을 포함하는 제 2 저전력 제어 소자를 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 제 1 도전형 확장 웰의 제 1 게이트 스택과 중첩되는 영역 상에 제 2 도전형 얕은 웰을 더 포함하는 것을 특징으로 하는 반도체 소자.
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Citations (4)
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| KR0152640B1 (ko) * | 1995-09-30 | 1998-10-01 | 김광호 | 반도체장치 및 그의 제조방법 |
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2007
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