TWI768654B - 半導體結構及其形成方法 - Google Patents

Abstract

半導體結構及其形成方法包含：提供具有第一閘極結構的第一區及具有第二閘極結構的第二區的基板。形成第一介電層、第二介電層及第三介電層於基板上。圖案化第三介電層，以分別在第一區及第二區形成第三介電層的第一部分及第三介電層的第二部分。覆蓋第二區，移除至少部分的第三介電層的第一部分，形成一第一遮罩。以第一遮罩及第三介電層的第二部分作為第二遮罩，圖案化第二介電層，以露出部分之第一介電層。移除部分之第一介電層，在第一閘極結構及第二閘極結構的側壁上分別形成第一疊層間隔物及第二疊層間隔物。

Description

半導體結構及其形成方法

本揭露係關於半導體結構及其形成方法，特別是關於其內包含有不同寬度的疊層間隔物的半導體結構的形成方法。

由於半導體產業的快速發展，為了獲得更高效率、更小尺寸與更低成本的半導體裝置，微縮化製程已然勢在必行。然而，在半導體結構的微縮化製程中，經常遭逢電子產品設計上有所矛盾的問題。

一般來說，在高壓(high-voltage)元件中，需要設置具有足夠寬度的閘極間隔物(gate spacer)來降低高壓元件中的閘極電極與源極/汲極區之間產生的場效應。然而，在低壓元件中，則僅需要具有較短寬度的閘極間隔物，來保持低壓元件的正常運行。如此一來，在高壓元件與低壓元件對於閘極間隔物的寬度要求不同的情況下，將使得製造諸如系統單晶片(system on chip，SOC)之整合有高壓元件及低壓元件在同一晶片上之結構時，會出現各種製造上的挑戰。

是以，雖然現存的半導體結構的形成方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於進一步加工後可作為包含高壓元件與低壓元件的整合元件之半導體結構的形成方法仍有一些問題需要克服。

鑒於上述問題，本揭露藉由設置介電層堆疊的同時設置光阻圖案在介電層堆疊之上，來在半導體裝置中的不同區內，諸如第一區及第二區中形成具有不同寬度的閘極間隔物(spacer)，以同時滿足在第二區中的高壓元件及在第一區中的低壓元件對於間隔物寬度的需求，進而在單一製程中減少製程成本，同時提高整合有高壓元件及低壓元件的半導體結構的形成方法的可靠性。

根據一些實施例，提供半導體結構的形成方法。半導體結構的形成方法包含：提供基板，前述基板包含具有第一閘極結構的第一區及具有第二閘極結構的第二區。順應性地形成第一介電層、第二介電層及第三介電層於基板上，並覆蓋第一閘極結構及第二閘極結構。蝕刻第三介電層，以分別在第一區及第二區形成第三介電層的第一部分及第三介電層的第二部分。覆蓋第二區，蝕刻第三介電層的第一部分，以減縮第三介電層的第一部分的尺寸。以經減縮的第三介電層的第一部分及第三介電層的第二部分作為蝕刻遮罩，蝕刻第二介電層，以露出第一介電層。蝕刻第一介電層，在第一閘極結構及第二閘極結構的側壁上分別形成第一疊層間隔物及第二疊層間隔物。其中，第一疊層間隔物包含第二介電層的第一部分及第一介電層的第一部分，且第二疊層間隔物包含第二介電層的第二部分及第一介電層的第二部分。

本揭露的半導體結構的形成方法可用於形成多種類型的半導體裝置，為讓本揭露之部件及優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體結構的形成方法之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。此外，雖然所述的一些實施例中的部件以特定順序描述，這些描述方式亦可以其他合邏輯的順序進行。本揭露實施例中的半導體結構可加入其他的部件。在不同實施例中，可替換或省略一些部件。

再者，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖式中的一個(些)元件或部件與另一個(些)元件或部件之間的關係，這些空間相對用詞包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對用詞也將依轉向後的方位來解釋。

在此，「約」、「大約(about)」、「實質上(substantially)」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「實質上」的情況下，仍可隱含「約」、「大約」、「實質上」之含義。

第1圖至第7圖是根據本揭露的一些實施例，說明根據半導體結構的形成方法所形成的半導體結構在各個階段中的剖面示意圖。

參照第1圖，提供包含第一區A及第二區B的基板100、形成於基板100上且在第一區A中的第一閘極結構200以及形成於基板100上且在第二區B中的第二閘極結構300。如第1圖所示，基板100進一步包含位於第一區A的第一井區110、位於第二區B的第二井區130、以及位於第一區A與第二區B之間的隔離結構120。在一些實施例中，第一區A為低壓元件區，且該第二區為高壓元件區。

在一些實施例中，基板100可以為或包含塊體半導體(bulk semiconductor)基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或類似基板。基板100可為摻雜(例如，使用p-型或n-型摻質(dopant))或未經摻雜的矽基板。在其他實施例中，基板100亦可為磊晶矽基底、矽鍺基底、碳化矽基底、陶瓷基底等，但不以此為限。

在本揭露的一些實施例中，可根據需求調整基板100與其他部件的導電類型，諸如n型或p型。為使便於說明，在下文中，舉例而言，基板100例如可為第一導電類型(例如為p型)，其摻質例如硼、鋁、鎵、銦、三氟化硼離子(BF ³⁺)、或上述之組合，但本揭露不限制於此。在一些實施例中，設置在基板100中且位於第一區A與第二區B之間的隔離結構120可用來定義晶片區，並電性隔離分別位於第一區A與第二區B中的半導體元件。在一些實施例中，隔離結構120可包含淺溝槽隔離(shallow trench isolation，STI)結構、局部矽氧化(local oxidation of silicon，LOCOS)結構、其他合適的隔離部件、或上述之組合。隔離結構120之材料可包含二氧化矽、摻氮氧化矽、氮化矽、氮氧化矽、其類似物或其他合適的材料。

繼續參照第1圖，在一些實施例中，可藉由離子佈植及/或擴散製程來形成位於第一區A的第一井區110及/或位於第二區B的第二井區130。在一些實施例中，第一井區110與第二井區130可分別具有與第一導電類型相反的第二導電類型，例如可為n型，其摻質例如為氮、磷、砷、銻離子、或前述之組合。在一些實施例中，第一井區110的摻雜濃度可在大約1E+10原子/公分 ³至大約1E+15原子/公分 ³的範圍。在一些實施例中，第二井區130的摻雜濃度可在大約1E+9原子/公分 ³至大約1E+14原子/公分 ³的範圍。

繼續參照第1圖，位於第一區A的第一井區110之上的第一閘極結構200包含第一閘極介電層210以及形成於第一閘極介電層210上的第一閘極電極220。在一些實施例中，第一閘極介電層210的材料可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)的介電材料、前述之組合或其它合適之介電材料。在一些實施例中，第一閘極介電層210可藉由熱氧化法(thermal oxidation)、化學氣相沉積法(chemical vapor deposition，CVD)、或原子層沉積(atomic layer deposition，ALD)來形成。第一閘極電極220的材料可包含金屬矽化物、非晶矽、多晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、前述之組合或其他合適之導電材料。舉例而言，金屬可為金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、其類似物、或前述之組合，但不限於此。第一閘極電極220可藉由化學氣相沉積法(CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、或其它合適的沉積方式形成。

如第1圖所示，位於第二區B的第二井區130之上的第二閘極結構300包含第二閘極介電層310以及形成於第二閘極介電層310上的第二閘極電極320。在一些實施例中，用於形成第二閘極介電層310與第二閘極電極320的材料與形成方法可與用於形成第一閘極介電層210與第一閘極電極220的材料與形成方法相同或不同。此外，為了承受較高的崩潰電壓(breakdown voltage)，形成於第二區B中的第二閘極介電層310的厚度可大於第一閘極介電層210的厚度。再者，第二閘極電極320的厚度及寬度可大於第一閘極電極220的厚度及寬度。

繼續參照第1圖，在一些實施例中，執行離子佈植製程以形成輕摻雜區111於第一區A中。在一些實施例中，輕摻雜區111可成對地位於第一閘極結構200之相對側。在一些實施例中，執行離子佈植製程以形成基極(body)區131於第二區B中。在一些實施例中，基極區131後續可與第二區B中的高壓元件的基極接觸物電性連接。在一些實施例中，在形成第一閘極結構200及第二閘極結構300的步驟之後，分別形成輕摻雜區111及基極區131。在一些實施例中，可在同道或不同道製程中形成輕摻雜區111及基極區131，且可在任何合適的步驟之前或之後形成輕摻雜區111及/或基極區131，或者可省略輕摻雜區111。在一些實施例中，輕摻雜區域111與基極區域131可分別具有與第一導電類型相反的第二導電類型，例如可為n型，其摻質例如為氮、磷、砷、銻離子、或前述之組合。輕摻雜區111的摻雜濃度在大約1E+10原子/公分 ³至大約1E+15原子/公分 ³的範圍。在一些實施例中，基極區131的摻雜濃度在大約1E+10原子/公分 ³至大約1E+15原子/公分 ³的範圍。在一些實施例中，基極區131的深度大於輕摻雜區111的深度。在其他實施例中，輕摻雜區域111與基極區域131亦可具有相反的導電類型，例如輕摻雜區域111具有第二導電類型，而基極區域131具有第一導電類型。值得注意的是，上述各部件之導電類型僅為例示性的，其可依據產品設計作調整，故本揭露並不以此為限。

在一些實施例中，藉由分別形成在第一區A的輕摻雜區111與形成在第二區B的基極區131，可有效減緩閘極結構(例如：第一閘極結構200與第二閘極結構300)與後續形成在閘極結構之相對側的源極/汲極區(例如：後續第7圖所繪示之第一源極/汲極區112與第二源極/汲極區132)之間的載子受到高電場加速所形成的熱載子效應(hot-carrier effect，HCE)。

參照第2圖，說明形成介電層堆疊S於基板100上並覆蓋第一閘極結構200以及第二閘極結構300的剖面示意圖。如第2圖所示，介電層堆疊S包含順應性地(conformally)形成在基板100上且覆蓋第一閘極結構200以及第二閘極結構300的第一介電層400、第二介電層500以及第三介電層600。在一些實施例中，第一介電層400形成於第一閘極結構200及第二閘極結構300上，第二介電層500形成於第一介電層400上，且第三介電層600形成於第二介電層500上。在一些實施例中，可藉由沉積製程順應性地形成介電層堆疊S。上述形成介電層堆疊S的沉積製程可使用旋轉塗佈製程(spin coating)、CVD、物理氣相沉積(physical vapor deposition， PVD)、ALD、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、其他合適的方法或其組合，但本揭露不限於此。

在一些實施例中，介電層堆疊S可包含諸如氧化矽的氧化物(oxide)、諸如氮化矽的氮化物(nitride)、氮氧化矽、以四乙氧基矽烷(tetraethoxysilane，TEOS)作為前驅物的氧化物、以矽烷(SiH ₄)作為前驅物的氧化物、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他適合的介電材料。低介電常數介電材料可包含但不限於氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、聚醯亞胺(polyimide)、其類似物或其任意組合，但本揭露不限於此。

在一些實施例中，本揭露的介電層堆疊S包含具有不同蝕刻選擇比的複數個介電層，因此能夠藉由調整包含在介電層堆疊S中的複數個介電層各別的厚度及材料，並對應調整蝕刻製程的參數，來控制後續形成的疊層間隔物(例如：後續第7圖所繪示之第一疊層間隔物S1與第二疊層間隔物S2)的寬度。在一些實施例中，第一介電層400與第二介電層500具有不同的蝕刻選擇比，且第二介電層500與第三介電層600具有不同的蝕刻選擇比。在一些實施例中，第一介電層400的材料與第二介電層500的材料不同，且第二介電層500的材料與第三介電層600的材料與不同。在一些實施例中，第一介電層400以及第三介電層600可分別包含氧化物，而第二介電層500可包含氮化物。在一些實施例中，第一介電層400與第三介電層600可包含相同或不相同的氧化物。

在一些實施例中，以特定的厚度比例來形成包含在介電層堆疊S中的複數個介電層，藉此來形成具有特定寬度的疊層間隔物。在一些實施例中，第一介電層400具有第一厚度T1，第二介電層500具有第二厚度T2，且第三介電層600具有第三厚度T3。舉例而言，第一厚度T1、第二厚度T2以及第三厚度T3的比例可為大約1~3：3~5：10~30。在一些實施例中，第一介電層400的第一厚度T1在大約100 Å至大約300 Å的範圍中，例如大約150 Å；第二介電層500的第二厚度T2在大約250 Å至大約500 Å的範圍；以及第三介電層600的第三厚度T3在大約800 Å至大約3000 Å的範圍。在一些實施例中，當第三厚度T3較大時，後續能夠藉由部分移除第一部分為蝕刻遮罩的調整範圍較大。在一些實施例中，當第三介電層600的第三厚度T3越大，第二介電層500的第二厚度T2相應越大。當第二介電層500的第二厚度T2厚度越大，第一介電層400的第一厚度T1相應越大。藉由包含不同蝕刻選擇比與厚度之介電層的介電層堆疊S搭配後續非等向性的蝕刻製程，可分別形成位於第一區A的具有較小寬度的疊層間隔物以及位於第二區B之具有較大寬度的疊層間隔物。舉例而言，可藉由調整將在後續作為蝕刻遮罩的第二介電層500與第三介電層600的厚度，來分別形成在第一區A之低壓元件與在第二區B之高壓元件中具有所需寬度的疊層間隔物。

參照第3圖，藉由蝕刻第三介電層600來露出第二介電層500的頂表面，並形成位於第一區A中的第三介電層600的第一部分600A及位於第二區B中的第三介電層600的第二部分600B。在一些實施例中，由不同於第三介電層600的材料形成的第二介電層500可作為蝕刻停止層。在一些實施例中，用於蝕刻第三介電層600的蝕刻製程可包含乾式蝕刻及/或濕式蝕刻。在一些實施例中，前述蝕刻製程為非等向性(anisotropic)蝕刻製程。在一些實施例中，前述乾式蝕刻製程可包含反應式離子蝕刻(reactive ion etching，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、感應耦合電漿(inductively coupled plasma，ICP)蝕刻、其類似方法或其組合。在一些實施例中，乾式蝕刻製程所使用之蝕刻劑可包含以氟碳化物(fluorocarbon)為主之化學品(例如氟化碳氫化合物(fluorinated hydrocarbon))，例如四氟甲烷(tetrafluoromethane，CF ₄)、三氟甲烷(trifluoromethane，CHF ₃)、及類似的化合物。在一些實施例中，濕式蝕刻製程所使用之蝕刻化學品可包含具有例如氟化銨(ammonium fluoride，NH ₄F)、稀釋之氫氟酸(HF/H ₂O)、磷酸(H ₃PO ₄)、具有去離子水之硫酸(H ₂SO ₄/H ₂O)、或任何前述之組合作為緩衝劑之氫氟酸(hydrofluoric acid，HF)稀釋溶劑。在一些實施例中，由於蝕刻第三介電層600的步驟是針對具有實質上均勻的第三厚度T3的第三介電層600來執行，因此能夠避免損害在此步驟中作為蝕刻停止層的第二介電層500，進而提升後續由蝕刻第二介電層500形成的中間部分的可靠性。

在一些實施例中，第三介電層600的第一部分600A位於第一閘極結構200的側壁上，具體而言，第一部分600A位於在第一區A中的第二介電層500的側壁上。在一些實施例中，第三介電層600的第二部分600B位於第二閘極結構300的側壁上，具體而言，第二部分600B位於在第二區B中的第二介電層500的側壁上。在一些實施例中，第三介電層600的第一部分600A及第二部分600B具有類似於間隔物(spacer)的形狀。在一些實施例中，第一部分600A的頂表面實質上(substantially)齊平於(aligned)在第一區A中的第一閘極結構200上的第二介電層500的頂表面。在一些實施例中，第二部分600B的頂表面實質上齊平於在第二區B中的第二閘極結構300上的第二介電層500的頂表面。

參照第4圖，形成光阻圖案700於第二區B中，並使得光阻圖案700遮蔽第二區B，且露出第一區A的第一部分600A。在一些實施例中，光阻圖案700至少遮蔽第二區B的第二部分600B。在一些實施例中，可藉由旋轉塗佈製程來塗佈光阻劑，並使用適合的光罩以曝光光阻劑來形成遮蔽第二區B的圖案化光阻層，也就是形成前述光阻圖案700。

如第4圖所示，在形成光阻圖案700之後，藉由將光阻圖案700作為蝕刻遮罩，並藉由執行蝕刻製程來縮減第三介電層600的第一部分600A的尺寸，以形成寬度及/或高度小於第一部分600A的蝕刻遮罩600A’。因此能夠在使用光阻圖案700保護位於光阻圖案700下方的第二部分600B的尺寸及形狀的情況下，移除第一部分600A的一部分，來形成具有所需寬度的蝕刻遮罩600A’。在一些實施例中，蝕刻遮罩600A’位於第二介電層500及第一閘極結構200的側壁上，且第二部分600B位於第二介電層500及第二閘極結構300的側壁上。在一些實施例中，用於減縮第一部分600A的蝕刻製程可為乾式蝕刻及/或濕式蝕刻。在一些實施例中，用於減縮第一部分600A的蝕刻製程及蝕刻劑可與用於蝕刻第三介電層600的蝕刻製程及蝕刻劑為相同或不同。

在一些實施例中，在減縮第一部分600A之後，蝕刻遮罩600A’的頂表面低於在第一區A中的第一閘極結構200上的第二介電層500的頂表面，然而第二部分600B的頂表面仍實質上齊平於在第二區B中的第二閘極結構300上的第二介電層500的頂表 面。在一些實施例中，蝕刻遮罩600A’的寬度及/或高度可為第一部分600A的10%~90%、前述數值範圍的任意組合、或任何所需數值範圍，但本揭露不限於此。

根據本揭露的一些實施例，使用前述光阻圖案700及蝕刻製程所形成的蝕刻遮罩600A’的寬度不會受限於第三介電層600初始形成於第二介電層500上時的第三厚度T3，同樣地，亦不會受限於第二介電層500初始形成於第一介電層400上時的第二厚度T2，因此藉由第三介電層600的蝕刻遮罩600A’及後續形成的第二介電層的第一部分(例如：後續第6圖所繪示之第二介電層500的第一部分500A)作為蝕刻遮罩進行蝕刻製程而獲得的疊層間隔物(例如：後續第7圖所繪示之第一疊層間隔物S1)的寬度能有更多可能性。舉例而言，在第三介電層600具有特定第三厚度T3且不使用本揭露的半導體結構的形成方法時，由蝕刻第三介電層600而形成的蝕刻遮罩600A’的寬度是固定的，因此無法在第二區B與第一區A中形成具有不同寬度的疊層間隔物。因此，本揭露能夠提供同時形成兩種不同寬度的疊層間隔物之外，還能提供具有優良製程裕度的半導體結構的形成方法。

參照第5圖，在一些實施例中，可接著使用例如灰化(ashing)或濕式去除(wet strip)製程來移除光阻圖案700。

參照第6圖，在移除光組圖案700之後，藉由第三介電層600的蝕刻遮罩600A’作為在第一區A的蝕刻遮罩並藉由第三介電層600的第二部分600B作為第二區B的蝕刻遮罩，來蝕刻第二介電層500，以露出第一介電層400的頂表面，並形成第二介電層500的第一部分500A及第二介電層500的第二部分500B。在一些實施 例中，第二介電層500的第一部分500A位於第一區A中的第一介電層400的側壁上，且第二介電層500的第二部分500B位於第二區B中的第一介電層400的側壁上。在一些實施例中，用於蝕刻第二介電層500的蝕刻製程可為乾式蝕刻。在一些實施例中，前述蝕刻製程為非等向性蝕刻製程。在一些實施例中，用於蝕刻第二介電層500的乾式蝕刻製程及蝕刻劑可與用於蝕刻第三介電層600的乾式蝕刻製程及蝕刻劑為相同或不同。在一些實施例中，由不同於第二介電層500的材料形成的第一介電層400可作為蝕刻停止層。在一些實施例中，第三介電層600的蝕刻遮罩600A’與第二介電層500的第一部分500A共同的形狀類似於間隔物的形狀，且第三介電層600的第二部分600B與第二介電層500的第二部分500B共同的形狀類似於間隔物的形狀。

參照第7圖，藉由第三介電層600的蝕刻遮罩600A’與第二介電層500的第一部分500A作為第一區A的蝕刻遮罩，並藉由第三介電層600的第二部分600B與第二介電層500的第二部分500B作為第二區B的蝕刻遮罩，來蝕刻第一介電層400，以形成第一介電層400的第一部分400A及第一介電層400的第二部分400B。在一些實施例中，第一介電層400的第一部分400A位於第一閘極結構200的側壁上，且第一介電層400的第二部分400B位於第二閘極結構300的側壁上。在一些實施例中，用於蝕刻第一介電層400的蝕刻製程可為濕式蝕刻，以避免濕式蝕刻製程期間中對基板100造成損壞。在一些實施例中，用於蝕刻第一介電層400的濕式蝕刻製程及蝕刻劑可與用於蝕刻第三介電層600的濕式蝕刻製程及蝕刻劑為相同或不同。在一些實施例中，第三介電層600的蝕刻遮罩600A’、第二介電層500的第一部分500A及第一介電層400的第一部分400A共同的形狀類似於間隔物的形狀，且第三介電層600的第二部分600B、第二介電層500的第二部分500B及第一介電層400的第二部分400B共同的形狀類似於間隔物的形狀。因此，位於基板100上且覆蓋第一閘極結構200的側壁的第一疊層間隔物S1可包含蝕刻遮罩600A’、第一部分500A及第一部分400A。而位於基板100上且覆蓋第二閘極結構300的側壁的第二疊層間隔物S2可包含第二部分600B、第二部分500B及第二部分400B。在一些實施例中，第一疊層間隔物S1及/或第二疊層間隔物S2可為閘極間隔物。

在一些實施例中，第一疊層間隔物S1具有第一寬度W1，第二疊層間隔物S2具有第二寬度W2，且第二寬度W2大於第一寬度W1。舉例而言，第一寬度W1為約0.05~0.1 微米(um)，第二寬度W2為約0.08~0.2 微米(um)。根據本揭露的一些實施例，第一疊層間隔物S1的第一寬度W1可藉由如第3圖及第4圖所示之經蝕刻的第一部分600A，也就是蝕刻遮罩600A’的寬度來調整。此外，第二疊層間隔物S2的第二寬度W2則可藉由第三介電層600的第三厚度T3來調整。相較於第一寬度W1與第二寬度W2相等之崩潰電壓，提供具有兩種以上疊層之寬度提升崩潰電壓至少約為5V。

在一些實施例中，可執行離子佈植製程以將適當的摻質分別佈植至基板100中以在靠近基板100之頂表面分別形成第一源極/汲極區112與第二源極/汲極區132，而獲得本揭露的半導體結構1。在一些實施例中，第一源極/汲極區112與第二源極/汲極區132後續可分別與第一區A中的低壓元件的源極/汲極接觸物與第二區B中的高壓元件的源極/汲極接觸物電性連接。在一些實施例中，第一源極/汲極區112與第二源極/汲極區132，分別設置於該第一疊層間隔物S1及該第二疊層間隔物S2之外側。在一些實施例中，第一源極/汲極區112與第二源極/汲極區132之摻雜濃度大於輕摻雜區111之摻雜濃度，例如可在約1E+15原子/公分 ³至約1E+22原子/公分 ³的範圍。在一些實施例中，第一源極/汲極區112具有與輕摻雜區111相同的導電類型，而第二源極/汲極區132則具有與基極區131相反的導電類型。在一些實施例中，可對於半導體結構1執行諸如形成源極/汲極接觸物之進一步製程，來獲得整合有高壓元件及低壓元件的整合元件。

如第7圖所示，在本揭露的半導體結構1的第一區A中，由於第一疊層間隔物S1在離子佈植製程期間中產生的遮蔽效果，使得第一源極/汲極區112與第一閘極結構200的距離實質上為第一疊層間隔物S1的第一寬度W1。類似地，在本揭露的半導體結構1的第二區B中，由於第二疊層間隔物S2在離子佈植製程期間中產生的遮蔽效果，使得第二源極/汲極區132與第二閘極結構300的距離實質上為第二疊層間隔物S2的第二寬度W2。據此，本揭露的半導體結構1提供同時包含位於第一區A中之具有較小寬度的第一疊層間隔物S1與位於第二區B中之具有較大寬度的第二疊層間隔物S2，來提升基板100在第一區A中的利用率。同時，可藉由第二疊層間隔物S2來保持位於第二區B之第二閘極結構300與其相對側的第二源極/汲極區132之間的適當距離，來降低第二閘極結構300周圍的電場梯度以有效避免第二閘極結構300遭受高電場風險。此外，亦能可藉由第一疊層間隔物S1來保持位於第一區A之第一閘極結構200與其相對側的第一源極/汲極區112之間的適當距離。於一較佳實施例中，第一通道區CH1，位於第一井區110，且對稱於第一閘極結構200。第二通道區CH2，僅位於基極區131，且不對稱於第二閘極結構300。相較於第二區B為對稱元件，可降低導通阻抗(Ron)約20%，然本發明並不以此為限。

參照第8圖，在另一些實施例中，在以濕式蝕刻製程來蝕刻第一介電層400的期間中，由於第三介電層600與第一介電層400可包含相同或相似的氧化物，因此同時至少部分地移除蝕刻遮罩600A’。須說明的是，由於蝕刻遮罩600A’的尺寸小於第二部分600B，因此當蝕刻遮罩600A’顯著地因為前述濕式蝕刻製程而減少，第二部分600B的尺寸可能不會產生顯著地改變，也就是實質上維持相同的尺寸，或是亦對應地部分移除第二部分600B，而使得第二部分600B的尺寸實質上減少。換句話說，使得如第8圖所示的經部分移除的蝕刻遮罩600A’的尺寸小於如第7圖所示的蝕刻遮罩600A’的尺寸。在一些實施例中，如第8圖所示，在半導體結構2中的第二部分600B的尺寸沒有顯著改變的情況下，第一疊層間隔物S1可包含第三介電層600的一部分。在一些實施例中，第三介電層600的前述部分可為經部分移除的蝕刻遮罩600A’。

參照第9圖，在另一些實施例中，在以濕式蝕刻製程來蝕刻第一介電層400的期間中，由於第三介電層600與第一介電層400可包含相同或相似的氧化物，因此完全移除蝕刻遮罩600A’。如第9圖所示，在半導體結構3中，第一疊層間隔物S1可包含第一部分500A以及第一部分400A，且第二疊層間隔物S2包含第二部分600B、第二部分500B以及第二部分400B。在一些實施例中，如第9圖所示，第一疊層間隔物S1具有凹部，舉例而言，第一疊層間隔物S1為L型形狀。

綜上所述，根據本揭露的一些實施例，本揭露藉由調整第三介電層的蝕刻遮罩及第二部分的寬度，將第三介電層的蝕刻遮罩及第二部分作為蝕刻遮罩來蝕刻第二介電層，並接續蝕刻第一介電層，來分別形成設置於第一閘極結構的側壁上的第一疊層間隔物及設置於第二閘極結構的側壁上的第二疊層間隔物，而獲得具有較小寬度的第一疊層間隔物及具有較大寬度的第二疊層間隔物。因此本揭露的半導體結構的形成方法可以依據需求來精準地形成具有預定寬度的疊層間隔物。

此外，本揭露的半導體結構可在同一道製程中依據高壓元件與低壓元件之特性分別形成所需的疊層間隔物寬度，因而可在不增加額外製程成本，例如：無需形成其他膜層情況下，將高壓元件與低壓元件一併整合於半導體結構中。再者，由於本揭露的半導體結構的形成方法中分別使用第二介電層與第一介電層作為蝕刻停止層，因此能夠避免不必要地損壞蝕刻停止層，進而避免影響後續形成的疊層間隔物的可靠性。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。

1, 2, 3:半導體結構 100:基板 110:第一井區 111:輕摻雜區 112:第一源極/汲極區 120:隔離結構 130:第二井區 131:基極區 132:第二源極/汲極區 200:第一閘極結構 210:第一閘極介電層 220:第一閘極電極 300:第二閘極結構 310:第二閘極介電層 320:第二閘極電極 400:第一介電層 400A:第一部分 400B:第二部分 500:第二介電層 500A:第一部分 500B:第二部分 600:第三介電層 600A:第一部分 600A’:蝕刻遮罩 600B:第二部分 700:光阻圖案 A:第一區 B:第二區 CH1:第一通道 CH2:第二通道 S:介電層堆疊 S1:第一疊層間隔物 S2:第二疊層間隔物 T1:第一厚度 T2:第二厚度 T3:第三厚度 W1:第一寬度 W2:第二寬度

藉由以下的詳述配合所附圖式，我們能更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。 第1圖至第7圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的形成方法的剖面示意圖；以及 第8圖及第9圖是根據本揭露的一些實施例，繪示不同態樣的半導體結構的剖面示意圖。

1:半導體結構

100:基板

110:第一井區

111:輕摻雜區

112:第一源極/汲極區

120:隔離結構

130:第二井區

131:基極區

132:第二源極/汲極區

200:第一閘極結構

210:第一閘極介電層

220:第一閘極電極

300:第二閘極結構

310:第二閘極介電層

320:第二閘極電極

400A:第一部分

400B:第二部分

500A:第一部分

500B:第二部分

600A’:蝕刻遮罩

600B:第二部分

A:第一區

B:第二區

S1:第一疊層間隔物

S2:第二疊層間隔物

W1:第一寬度

W2:第二寬度

CH1:第一通道

CH2:第二通道

Claims (10)

1. 一種半導體結構的形成方法，其包含： 提供一基板，該基板包括一第一區與一第二區； 形成一第一閘極結構於該第一區； 形成一第二閘極結構於該第二區； 依序形成一第一介電層、一第二介電層及一第三介電層，並覆蓋該第一閘極結構及該第二閘極結構； 圖案化該第三介電層，以分別在該第一區及該第二區形成該第三介電層的一第一部分及該第三介電層的一第二部分； 覆蓋該第二區，移除至少部分的該第三介電層的該第一部分，形成一第一蝕刻遮罩； 以該第一蝕刻遮罩及該第三介電層的該第二部分作為一第二蝕刻遮罩，圖案化該第二介電層，以露出一部分之該第一介電層； 移除該部分之該第一介電層，在該第一閘極結構及該第二閘極結構的側壁上分別形成一第一疊層間隔物及一第二疊層間隔物，其中該第一疊層間隔物的寬度小於該第二疊層間隔物的寬度。
2. 如請求項1之半導體結構的形成方法，其中該第一疊層間隔物包含部分之該第一介電層及部分之該第二介電層，且該第二疊層間隔物包含部分之該第一介電層、部分之該第二介電層及部分之該第三介電層。
3. 如請求項2之半導體結構的形成方法，其中該第一疊層間隔物更包含部分之該第三介電層。
4. 如請求項1之半導體結構的形成方法，其中該第三介電層的該第一部分及該第三介電層的該第二部分形成於該第二介電層的側壁上。
5. 如請求項1之半導體結構的形成方法，其中該第一蝕刻遮罩的頂表面低於該第二介電層的頂表面，且該第三介電層的該第二部分的頂表面實質上齊平於該第二介電層的頂表面。
6. 如請求項1之半導體結構的形成方法，其中以一光阻圖案覆蓋該第二區。
7. 如請求項6之半導體結構的形成方法，其中在覆蓋該第二區之後，且在圖案化該第二介電層之前，移除該光阻圖案。
8. 如請求項1之半導體結構的形成方法，其中在移除該部分之該第一介電層的期間，移除至少部分該第一蝕刻遮罩。
9. 如請求項1之半導體結構的形成方法，其中該第一介電層與該第二介電層具有不同的蝕刻選擇比，且該第二介電層與該第三介電層具有不同的蝕刻選擇比。
10. 如請求項1之半導體結構的形成方法，更包括：形成一第一源極/汲極區於該第一區中；以及形成一第二源極/汲極區於該第二區中且位於該第二閘極結構之相對側。

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