CN101124680B - 高压pmos晶体管及其制造方法 - Google Patents

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Abstract

本发明涉及一种高压PMOS晶体管，其具有绝缘栅电极(18)、在n型阱(11)中的p型源(15)、在设置在该n阱内的p型阱(12)中的p型漏(14)、以及具有在栅电极和漏之间的场氧化物区(13)。与在源(15)下方的深度相比，在漏(14)下方的n型阱的深度(A′-B′)更小，并且在漏(14)下方的p型阱的深度(A′-C′)最大。

Description

高压PMOS晶体管及其制造方法
技术领域
本发明涉及一种高压PMOS晶体管，其具有绝缘栅电极、在n型导电阱中的p型导电源区和在p型导电阱中的p型导电漏区，该p型导电阱设置在n阱中。
背景技术
在集成电路中，已公知的高压晶体管的制造通常得到对于所希望的电压范围最佳的晶体管。该电压范围可从大于10伏特直到150伏特以及更大。典型的应用是汽车技术，其中除了逻辑电路元件之外，还必须设置用于电池电压水平和用于控制干扰脉冲(bursts)的开关。这些高压晶体管基本上可通过如被应用于具有3.3伏特或5伏特的使用范围的CMOS电路的工艺制造。但是该制造成本高且昂贵，因为需要多个附加的掩模和工艺步骤，和/或导致高压晶体管的大的位置需求。
垂直的高压晶体管通常在外延层中生成，其厚度和浓度对于所希望的电压范围必须是最佳的。层厚度可为约10μm或更大，这只能通过昂贵的外延沉积来实现。必需的掩埋层(buried layer)，其通过外延层的掺杂和接触(sinker)要求一些特别是对于高压晶体管必需的工艺步骤。为了将晶体管表面、即其横向扩展最优化，外延层的厚度必须与所希望的电压水平相匹配。
将高压晶体管作为横向晶体管结合以用于逻辑晶体管的低压工艺来制造的尝试导致了其它的问题。因此必须这样地控制电场强度，使得在最高的场强密度之处无击穿出现，该击穿可导致集成电路的功能故障或损毁。通常，该要求导致用于高压晶体管的大的位置需求，并由此导致高的制造成本。
EP 0973205A2描述了一种具有漏扩展的高压MOS晶体管，其中与在所设置的漏下方相比，在漏扩展下方嵌入的n阱具有更小的深度。与在所设置的漏下方相比，在漏扩展的区域中的p型导电阱的深度更大。n阱的最小的深度之处和p阱的最大的深度之处彼此相对地错开。
文献：R.Stengl和所著的“Variation of Lateral Doping-A NewConcept to Avoid High Voltage Breakdown of Planar Junctions”，国际电子器件会议，技术文摘，1985年12月1至4日，154至157页(XP002013050)描述了一种用于制造p型导电阱的屏蔽，其中在待产生的阱的边缘区域和中央区域之间逐段地设置有附加的掩盖。
由US 6,445,893 B1公开了一种横向的高压晶体管，其需要较小的位置，因为在高掺杂的漏上出现的电场强度借助较少掺杂的漏扩展和场极板(Feldplatte)而减小。所描述的晶体管也可用于具有小于1μm的结构宽度的深度之处和p阱的最大的深度之处彼此相对地错开。
文献：R.Stengl和所著的“Variation of Lateral Doping-A NewConcept to Avoid High Voltage Breakdown ofPlanar Junctions”，国际电子器件会议，技术文摘，1985年12月1至4日，154至157页(XP002013050)描述了一种用于制造p型导电阱的屏蔽，其中在待产生的阱的边缘区域和中央区域之间逐段地设置有附加的掩盖。
由US 6,445,893 B1公开了一种横向的高压晶体管，其需要较小的位置，因为在高掺杂的漏上出现的电场强度借助较少掺杂的漏扩展和场极板(Feldplatte)而减小。所描述的晶体管也可用于具有小于1μm的结构宽度的CMOS工艺。然而该文献提出，该晶体管的耐压强度是受到限制的，因为在漏扩展的边缘区域中的倒掺杂注入面(retrograde Implantationsprofil)导致不大合适的掺杂图案。
发明内容
本发明的任务是，说明一种改进的横向高压PMOS晶体管、一种用于相应的阱的掩模或屏蔽以及一种用于制造阱的方法。
本发明的高压PMOS晶体管具有：绝缘栅电极、在设置在p型导电衬底中的n型导电阱中的p型导电源区、在设置在所述n型导电阱中的p型导电阱中的p型导电漏区、以及具有在栅电极和漏区之间的绝缘区域，其中与在所述源区下方的n型导电阱的深度相比，在所述漏区下方的所述n型导电阱的深度更小，并且在所述漏区下方的所述p型导电阱的深度最大。
本发明的一个扩展方案涉及用于借助掩模制造上述的高压PMOS晶体管的n型导电阱的方法，其中所设置的漏区的区域被漏掩盖掩盖，并且与所述漏掩盖间隔地在为漏区和源区而设置的区域之间产生另一掩盖。
本发明的另一扩展方案涉及用于借助屏蔽制造上述的高压PMOS晶体管的p型导电阱的方法，其中在待产生的阱的边缘区域和中央区域之间逐段地设置有附加的掩盖，它们在从所设置的源区朝所设置的漏区的方向上展宽并彼此相间隔。
此外，本发明的另一扩展方案涉及用于制造上述的高压PMOS晶体管的方法，该高压PMOS晶体管具有：设置在n型导电阱中的n型导电阱和设置在n型导电阱中的具有漏区的p型导电阱，其中借助掩模或屏蔽进行离子注入，使得与源区下方的n型导电阱的深度相比，在漏区下方的p型导电阱的深度更小，并且在漏区下方的p型导电阱的深度最大。
根据本发明的高压PMOS晶体管具有这样的优点，即它可通过本已普遍的、本身并非为所希望的高压范围而设置的低压工艺，仅以小的附加开销而制造。通过这种方式保证了，高压晶体管和低压晶体管的组合虽然导致改善的高压特性，但是并未损害相应晶体管的低压特性。特别地，根据本发明的高压晶体管由此具有这样的优点，即允许更高的工作电压。
本发明具有另外的优点，即在所设置的高压情况下，不可发生由p阱至衬底的击穿。
此外，本发明还具有另外的优点，即如果漏接触部以相对于源具有较大负值的电压而偏置时，在漏之下的p阱中的临界电场强度减小。
在本发明的一种扩展分案中存在这样的优点，即在结构表面上的电场强度减小，这公知为RESURF效应(RESURF相应于“减小的表面场”)。
为此，在用作漂移段的p阱的上方设置有场极板，该场极板设置在场氧化物上。
本发明的另一扩展方案设置了，借助第一金属化平面的金属化层进一步控制电场强度，该第一金属化平面借助通孔敷镀(Durchkontaktierung)与在场氧化物上的场极板电连接，并横向地朝向漏的方向在场氧化物上延伸。
本发明具有另外的优点，即通过所要求的掩模或屏蔽，可控制在漏下方的临界区域内的n阱或p阱中的载流子浓度。
最后，本发明具有这样的优点，即它能够实现一种用于在晶体管顶端、即在漏下方的边缘区域制造n阱区域或p阱区域的方法，这些区域对于所设置的电压是最优的。
附图说明
随后借助附图中的实施例来更详细地阐述本发明。附图只用于本发明的解释，并因此只示意性地而并非如实按比例地绘出。相同的元件或具有相同作用的元件标有相同的参考标号。其中：
图1示出根据本发明的高压PMOS晶体管的示意性横截面图，
图2示出特别是在晶体管顶端用于制造n阱的掩模的截面图，
图3示出用于制造p阱的屏蔽的截面图，以及
图4示出根据现有技术的高压PMOS晶体管。
具体实施方式
图4是开头所提及的现有技术的改进方案，由图4出发可总体上更好地理解本发明。根据图4，在衬底410上设置有n型掺杂的阱411。在n阱411内部设置有高掺杂的、p型导电区域415作为源端子。在其旁边设置有高掺杂的、n型导电区域416，其可用作接地端子(Body)。在源区415的另一侧上连接有沟道区K，在通过栅氧化物417而绝缘的沟道区K之上设置有例如由多晶硅构成的栅电极418。
在朝向漏的方向上设置有场氧化物区413，它们具有用于容纳高掺杂的、p型导电的漏414的窗。在漏414和场氧化物区413下方，在n型掺杂的阱411内部设置有p型掺杂的阱412，其横向地一直延伸到沟道区中。栅电极418在朝向漏414的方向上一直延长到一场氧化物的区域413上方。该位于p阱上方的区域作为用于控制电场的场极板。在漏414和沟道K之间的p阱的区域用作载流子的漂移区，并在横向上用于消减电场。
在该实施例中，高压PMOS晶体管关于线L对称。在垂直方向上，在漏414下方，沿着作为PMOS晶体管对称线的点划线L绘有点A″、B″和C″。在漏上存在高电势的情况下，必须这样来设计距离A″-B″，使得在p阱412和衬底410之间没有穿通可出现。同时，必须这样来设计距离A″-C″，使得当漏接触部414由高电势变换到低电势(衬底电势)时，在点A″处出现的临界场强减小。
此外，在图4中示意性地示出了在制造晶体管期间n阱和p阱的制造。在此，在第一步中，在衬底410中执行大面积的以n型离子的注入，在所描述的晶体管区域中没有为该注入而设置掩模。这通过均匀分布的箭头和参考标号In来表明。
随后在接下来的步骤中制造p阱412。为此，用掩模Mp掩盖n阱411的区域，该区域应容纳沟道和源区。借助通过均匀的箭头表明的、在掩模Mp的窗口中执行的以p型离子、例如硼离子的注入Ip，首先产生注入区。在接下来的热处理步骤中，例如在产生场氧化物的情况下，p型离子外扩散，这样形成p阱412。相对于所说明的US 6,455,893得到这样的优点，即在沟道区和场氧化物的下方形成阱结构，如在图4中被示出的那样。在这些区域下方的边缘区域中得到均匀的掺杂分布，并由此得到更好的场控制。
在图4的实施例中，在p型导电衬底410和n阱411之间的pn结几乎是平的。同样，在漏414下方的阱412和n阱411之间的pn结非常平。距离A″-C″通过在注入之后的扩散步骤来调整。该间距是必需的，因为在点A″的区域中的空间电荷区不允许一直延伸至漏414的p+扩散区。同时给出预先给定的距离A″-B″，以防止在衬底和p阱412之间的穿通。
图1描述了阱形状，其相对于图4被进一步地改善。根据图1，在衬底10中设置有n型掺杂的阱11，该阱在其表面上含有高掺杂的p型导电区15作为源或源端子。除了源区15之外，还设置有高掺杂的、n型导电的区域16，通过区域16可实现接地(Body)。
从源区15，朝向高掺杂的、p型导电的漏区14的方向，首先连接有沟道K以及p型掺杂的阱12。在漏扩散14下方，阱12向深处并且在场氧化物区域13下方横向地延伸。在该实施例中，p阱12的边缘区域一直延到栅电极18下方，栅电极18借助栅氧化物17与两个阱11和12以及源15相隔离。
栅电极18例如作为多晶硅层来构建，并在朝向漏14的方向上从栅18一直延伸到场氧化物13上。就该高导电能力的、延长的栅电极被设置在阱12上方而言，它用作场极板，用于控制在阱12的边缘区域中的电场。在更高的平面中，在该实施例中即在金属平面中，在多晶硅场极板上方设置有金属层19，金属层19在栅和漏之间的场氧化物的上方进一步向漏14的方向延伸。金属层19与栅电极18借助通孔敷镀20而电连接。
在图1中，在漏区的下方示出平的p型掺杂的阱21，其本身并非必需地、然而在用于特别高的电压的晶体管的情况中有利地被生成。平的p阱21典型地作为借助硼和低于150keV的能量以及具有大约1013cm-3的浓度的倒掺杂阱来实施。实施了短的扩散步骤。该p阱区域在硅表面下方0.5μm结束。该阱引起在其阱区中的这样的浓度，该浓度低于漏掺杂且高于p阱12的掺杂。掺杂因此从漏扩散向衬底的方向上更均匀地减少，由此避免电场强度的超高或者击穿。
现在根据本发明设置了，与在场氧化物13和栅电极18下方相比，在漏端子14下方的p阱12的阱底更深地延伸到n阱11中。同时，与在阱的其余区域中相比，在漏端子14下方的n阱11的阱底以更小的深度延伸到衬底10中。
p阱12的不同深度的外扩散(Ausdiffusion)通过n阱11的外扩散来控制。因此，与例如在源区下方相比，在漏区14下方的区域中的n阱11具有更低的浓度。在横向方向上的在n阱中的浓度差使得p阱12可不同强度地外扩散。就此而言，p阱的外扩散通过n阱扩散来控制。出于这个原因，与在沟道的附近相比，在漏下方深处的p阱进一步地延伸到n阱中，因为在沟道附近，n阱11具有更高的反掺杂(Gegendotierung)。
用作在至漏14的路径上的载流子的漂移区的p阱12的成形导致相对于具有平底的阱的更大的距离A′-C′，即在漏下方的深处，并由此防止过早的击穿。在朝向沟道的横向方向上，漏区14的高场强通过由延长的栅电极18和金属层19组成的场极板的作用而减小。在此，金属层19属于按照标准应用于集成电路的第一金属化平面。同样，在金属层19和多晶硅电极18之间的通孔敷镀20也通过本已公知的工艺步骤来制造。与仅是延长的栅电极18所允许的相比，将金属层19包括到场极板功能中使得可以实现金属层19进一步由栅电极18向漏14的方向伸长。对此的原因是在该区域中金属层19和p阱12之间的更大的距离。通过这种方式得到减小的表面场强(RESURF-减小的表面场)。
在p阱12的漂移区中的减小的掺杂浓度附加地通过应用于p型注入的屏蔽而来控制，该屏蔽随后借助图3来描述。
已经示出，在根据图1的高压PMOS晶体管中，一方面，耐压强度由于在点A′和C′之间的大的距离而被提高，另一方面，距离A′-B′足够大，以防止由p阱12至衬底10的穿通。
接下来阐述以相应的掩模或屏蔽制造阱11和12。掩模或屏蔽的制造以在半导体技术中通常应用的材料和方法来进行。对于根据图1的晶体管结构，在制造场氧化物区域13和其它高掺杂的用于源和栅或壳体的区域之前，在半导体衬底上首先产生n阱11且随后产生p阱12。
作为第一步，在未掺杂的晶片上制造掩模Mn，其基本上在图1的晶体管结构上方被勾画出。在此，这样地沉积掩模，使得形成离子注入不可能穿过它们的区域21和22。紧接着，通过窗口Wn以及位于掩模部分22外部的区域执行离子注入In，其中具有300keV的能量和优选8.3×1012cm-2的剂量的磷离子被注入。优选地，注入在热外扩散期间比例如砷离子更加活动的磷离子，使得除了被遮盖的区域21和22之外，在阱11中得到磷掺杂的相对均匀的分布。
在此应用的掩模原则上借助图2来示出。屏蔽21掩盖漏的中央区域。间隔于漏掩盖21设置有另一掩盖22，其位于所设置的漏区的区域和所设置的源扩散的区域之间。在图2的实施例中，带状地构建该另一掩盖。在图1中勾画出的掩模Mn是沿着线1A和1B穿过图2的掩模的横截面图。
在图2中作为晶体管顶端TK而标识的，且在图1中位于垂直于绘制平面方向上的晶体管外部区域在此这样来构建，使得漏掩盖21首先展宽了双倍的距离F，且漏掩盖随后半圆形地朝向晶体管顶端而结束。以相应的方式，带状地设立的在源和漏之间的区域22间隔于漏掩盖同样地作为弓形来设立。自然，在晶体管顶端的区域中不一定需要圆形的漏掩盖和其它掩盖22。同样可将逐段地直线伸展的多边形段彼此搭接，以形成晶体管顶端的掩模闭合。
紧接着n阱11，p阱12同样借助屏蔽Mp被注入。图1同样示出位置1A-1B处的段。在所设置的p阱12的区域外部设置有完全平的屏蔽23。在所设置的p阱的区域中首先产生窗口Wp，在窗口Wp中设置有并排的、锥形地通向漏区并且彼此间隔的掩盖区24。锥形掩盖的窄侧间隔于部分屏蔽23而开始，并随后朝向晶体管的所设置的漏区或中央区域Z的方向锥形增大地伸展。在此，在锥形掩盖之间的区域保持为空，通过这些区域可进行注入。所设置的p阱的中央区域Z保持无掩盖。
根据图3的掩模借助这些锥形或圆柱形的屏蔽带，通过区域24和25减少有效的注入面积，由此在漏区的区域中的p型注入的剂量更小。这是必需的，因为在漏区的区域中存在更小的n阱掺杂，并且由此存在n阱的更小反掺杂。
在晶体管端侧区域上的晶体管顶端TK的区域中，设置有多个弧形的且彼此间隔地伸展的掩盖带25，它们在图3的实施例中几乎平行地伸展。
通过未被屏蔽掩盖的空出区域Wp，紧接着进行以p型离子、例如硼离子的注入Ip。这个注入以两步来进行，其一以例如300keV的能量和5×1012cm-2的剂量进行，且在第二步中以例如150keV的能量和同样5×1012cm-2的剂量来进行。自然，不仅能量而且剂量都可根据所使用的制造工艺类型而改变。在此，所说明的剂量涉及具有结构宽度0.35μm的技术中的工艺。
通过以例如硼的注入，在漏区近旁的有效p型掺杂最小，因为这些锥形掩模段24几乎互相接触，且因此在该区域中很少有p型离子渗入到硅中。然而对于电势分布，决定性的是净掺杂。因为在漏区内，n阱同样具有更小的掺杂，所以通过掩模段24的p掺杂的减少被反补偿。直接在漏接触部下方，p阱最深。pn结从那里向源的方向扩展至表面。
图3的用于p阱12的屏蔽导致了，在源和漏之间的区域内形成很大程度上均匀的电势降。在这种情况下，在源和漏之间产生不同地成形的漂移掺杂沟道(Driftdotierungskanal)，在漂移掺杂沟道中从源朝向漏的电流沿着勾画出的箭头S的方向。
在对于n阱和p阱的注入之后，进行热处理步骤，其保证这样地得到在相应的阱内部的掺杂物质原子的分布，使得掺杂物质原子引起所希望的功能。这可通过特别的扩散步骤来进行，以及例如结合场氧化物区13的制造来进行。p阱12的屏蔽步骤和注入共同导致了，不仅在垂直方向上而且在横向方向上可这样地调整电场，使得不出现可导致击穿的场强超高。由此可在原本为直到5伏特的电压而设计的低压工艺的情况下，生成根据本发明的类型的高压PMOS晶体管，所述高压PMOS晶体管可以50伏特和更高的工作电压来运行。

Claims (19)

1.一种高压PMOS晶体管，其具有绝缘栅电极(18)、在设置在p型导电衬底(10)中的n型导电阱(11)中的p型导电源区(15)、在设置在所述n型导电阱中的p型导电阱(12)中的p型导电漏区(14)、以及具有在栅电极和漏区之间的绝缘区域(13)，其中与在所述源区(15)下方的n型导电阱的深度相比，在所述漏区(14)下方的所述n型导电阱的深度(A′-B′)更小，并且在所述漏区(14)下方的所述p型导电阱的深度(A′-C′)最大。
2.如权利要求1所述的高压PMOS晶体管，其特征在于，所述p型导电阱(12)横向地从所述漏区一直延伸至所述栅电极(18)。
3.如权利要求1或2所述的高压PMOS晶体管，其特征在于，所述栅电极(18)在绝缘层(17)上方朝着漏区的方向从所述源区(15)一直延伸到所述绝缘区域(13)上，使得所述栅电极(18)覆盖所述p型导电阱(12)的边缘区域。
4.如权利要求1或2所述的高压PMOS晶体管，其特征在于，金属层(19)以预先给定的距离在所述绝缘区域(13)上方伸展，并借助通孔敷镀(20)与所述栅电极(18)相连接，以及所述金属层从所述栅电极朝着漏区的方向在所述绝缘区域(13)上方延伸。
5.如权利要求1或2所述的高压PMOS晶体管，其特征在于，与朝着晶体管沟道(K)的外部区域中的p型导电阱(12)相比，在所述漏区(14)的区域内的所述p型导电阱(12)被更高地掺杂。
6.如权利要求1或2所述的高压PMOS晶体管，其特征在于，与晶体管沟道下方的区域中的n型导电阱(11)相比，在所述漏区下方的所述n型导电阱(11)被更低地掺杂。
7.一种用于借助掩模制造根据权利要求1所述的高压PMOS晶体管的n型导电阱的方法，其中所设置的漏区的区域被漏掩盖(21)掩盖，并且与所述漏掩盖(21)间隔地在为漏区和源区而设置的区域之间产生另一掩盖(22)，其中借助该掩膜将n型导电阱制造为使得与在所述源区(15)下方的n型导电阱的深度相比，在所述漏区(14)下方的所述n型导电阱的深度(A′-B′)更小。
8.如权利要求7所述的方法，其特征在于，所述另一掩盖(22)带状地构建。
9.如权利要求7或8所述的方法，其特征在于，在所述晶体管顶端(TK)的区域内的所述漏掩盖(21)首先展宽，且然后变细。
10.如权利要求7或8所述所述的方法，其特征在于，在所述晶体管顶端(TK)的区域内的所述漏掩盖(21)被构建为以弧形伸展。
11.如权利要求7或8所述的方法，其特征在于，所述另一掩盖(22)被构建为其在所述晶体管顶端的区域中具有间隔地顺着所述漏掩盖的走向。
12.一种用于借助屏蔽制造根据权利要求1所述的高压PMOS晶体管的p型导电阱(12)的方法，其中在待产生的阱的边缘区域和中央区域(Z)之间逐段地设置有附加的掩盖(24、25)，它们在从所设置的源区朝所设置的漏区的方向上展宽并彼此相间隔，其中借助该屏蔽将p型导电阱制造为使得在所述漏区(14)下方的所述p型导电阱的深度(A′-C′)最大。
13.如权利要求12所述的方法，其特征在于，所述附加的掩盖被构建为使得其含有锥形地伸展的带(24)。
14.如权利要求12或13所述的方法，其特征在于，所述附加的掩盖(25)被构造为，使得其在所述晶体管顶端的区域内作为彼此间隔的带。
15.如权利要求13所述的方法，其特征在于，所述带状的附加的掩盖被构建为使得其包含多个以弧形伸展的带。
16.如权利要求13或15所述的方法，其特征在于，所述带被构建为使得其至少逐段平行地伸展。
17.一种用于制造高压PMOS晶体管的方法，该高压PMOS晶体管具有：n型导电阱(11)，在该n型导电阱中设置有p型导电的源区(15)；以及设置在n型导电阱中的具有p型导电的漏区(14)的p型导电阱(12)，其中借助掩模或屏蔽进行离子注入，使得与源区(15)下方的n型导电阱的深度相比，在漏区(14)下方的n型导电阱的深度(A’-B’)更小，并且在漏区(14)下方的p型导电阱的深度(A’-C’)最大。
18.如权利要求17所述的方法，其特征在于，p型导电阱的局部导电能力由n型导电阱的掺杂共同确定。
19.如权利要求17或18所述的方法，其特征在于，对所述p型导电阱进行阱掩蔽，使得与在其它阱区域中n型导电阱的深度相比，在所设置的漏区的区域中的n型导电阱的深度更小。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1852916A1 (en) * 2006-05-05 2007-11-07 Austriamicrosystems AG High voltage transistor
US8497167B1 (en) * 2007-01-17 2013-07-30 National Semiconductor Corporation EDS protection diode with pwell-nwell resurf
US20090111252A1 (en) * 2007-10-30 2009-04-30 United Microelectronics Corp. Method for forming deep well region of high voltage device
DE102009053065A1 (de) 2009-11-13 2011-05-19 Austriamicrosystems Ag Hochvolttransistor, ESD-Schutzschaltung und Verwendung eines Hochvolttransistors in einer ESD-Schutzschaltung
EP2402998B1 (en) 2010-07-01 2020-04-08 ams AG Method of producing a p-channel LDMOS transistor
US9077365B2 (en) 2010-10-15 2015-07-07 S.C. Johnson & Son, Inc. Application specific integrated circuit including a motion detection system
DE102011009487B4 (de) 2011-01-26 2017-10-19 Austriamicrosystems Ag Asymmetrischer Hochvolt-JFET und Herstellungsverfahren
DE102011056412B4 (de) 2011-12-14 2013-10-31 Austriamicrosystems Ag Hochvolttransistorbauelement und Herstellungsverfahren
CN103280460B (zh) 2013-05-22 2016-09-07 矽力杰半导体技术(杭州)有限公司 注入形成具有叠加漂移区的高压pmos晶体管及其制造方法
EP2876686B1 (en) * 2013-11-22 2019-03-20 ams AG High-voltage semiconductor device and method of producing the same
DE102014009980B4 (de) 2014-07-03 2019-03-21 Elmos Semiconductor Aktiengesellschaft MOS-Transistor mit hoher Ausgangsspannungsfestigkeit und niedrigem Ein-Widerstand (Ron)
KR102313728B1 (ko) * 2018-04-09 2021-10-15 주식회사 키 파운드리 접합 트랜지스터와 고전압 트랜지스터를 포함한 반도체 소자
CN106601819B (zh) * 2017-01-04 2019-06-11 上海华虹宏力半导体制造有限公司 Pldmos器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0973205A2 (de) * 1998-06-26 2000-01-19 ELMOS Semiconductor AG Hochspannungs-MOS-Transistor
CN1471724A (zh) * 2000-11-03 2004-01-28 Lm��������绰��˾ 高电压自定位mos元件的集成

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02172220A (ja) * 1988-12-26 1990-07-03 Hitachi Ltd イオン打込み方法
JP3206026B2 (ja) 1991-07-19 2001-09-04 富士電機株式会社 高電圧用ｍｉｓｆｅｔを備える半導体装置
EP0537684B1 (en) * 1991-10-15 1998-05-20 Texas Instruments Incorporated Improved performance lateral double-diffused MOS transistor and method of fabrication thereof
JPH05172220A (ja) 1991-12-18 1993-07-09 Daihatsu Motor Co Ltd 変速機のリバースアイドラギヤ潤滑構造
JPH05304169A (ja) * 1992-04-28 1993-11-16 Nec Corp 半導体装置の製造方法
JP2997377B2 (ja) * 1993-01-06 2000-01-11 シャープ株式会社 半導体装置及びその製造方法
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
DE19536753C1 (de) 1995-10-02 1997-02-20 El Mos Elektronik In Mos Techn MOS-Transistor mit hoher Ausgangsspannungsfestigkeit
US6097063A (en) * 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
JP3185656B2 (ja) * 1996-03-22 2001-07-11 富士電機株式会社 横型電界効果トランジスタおよびその製造方法
JP3061023B2 (ja) * 1997-11-28 2000-07-10 日本電気株式会社 半導体装置
JPH11297996A (ja) * 1998-04-08 1999-10-29 Sony Corp 半導体装置およびその製造方法
US6455893B1 (en) 1998-06-26 2002-09-24 Elmos Semiconductor Ag MOS transistor with high voltage sustaining capability and low on-state resistance
KR100300069B1 (ko) * 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
GB2374456A (en) * 2000-12-09 2002-10-16 Esm Ltd High-voltage metal oxide semiconductor device and method of forming the device
US6468870B1 (en) * 2000-12-26 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of fabricating a LDMOS transistor
US6448625B1 (en) * 2001-03-16 2002-09-10 Semiconductor Components Industries Llc High voltage metal oxide device with enhanced well region
JP2002353444A (ja) * 2001-05-28 2002-12-06 Fuji Electric Co Ltd 半導体装置
WO2003092078A1 (en) 2002-04-25 2003-11-06 Sanken Electric Co., Ltd. Semiconductor element and manufacturing method thereof
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0973205A2 (de) * 1998-06-26 2000-01-19 ELMOS Semiconductor AG Hochspannungs-MOS-Transistor
CN1471724A (zh) * 2000-11-03 2004-01-28 Lm��������绰��˾ 高电压自定位mos元件的集成

Also Published As

Publication number Publication date
WO2005083794A2 (de) 2005-09-09
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US7663203B2 (en) 2010-02-16
JP2007535139A (ja) 2007-11-29
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KR20060121983A (ko) 2006-11-29
CN101124680A (zh) 2008-02-13
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JP5038885B2 (ja) 2012-10-03
WO2005083794A3 (de) 2005-12-15
DE102004009521A1 (de) 2005-09-15
EP1719184A2 (de) 2006-11-08

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