KR100826714B1 - 고전압 ｐｍｏｓ 트랜지스터 - Google Patents

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Abstract

본 발명은 절연된 게이트 전극(18), n형 웰(11) 내에서의 p형 소오스(15), n형 웰 내에 위치한 p형 웰(12) 내의 p형 드레인(14) 및 게이트 전극과 드레인 사이의 필드 산화막 영역(13)을 포함하는 고전압 PMOS-트랜지스터에 관한 것이다. 드레인(14) 아래쪽의 n형 웰의 깊이(A'- B')는 소오스(15) 아래쪽의 n형 웰의 깊이보다 작으며, p형 웰의 최대 깊이(A'- C')는 드레인(14) 아래쪽에 위치한다.
게이트 전극, p형 드레인, 고전압 PMOS-트랜지스터, p형 웰, n형 웰

Description

고전압 ＰＭＯＳ 트랜지스터{HIGH VOLTAGE PMOS TRANSISTOR}
본 발명은, 절연된 게이트 전극, n형 웰 내에서의 p형 소오스 영역 및 n형 웰 내에 배치된 p형 웰 내의 p형 드레인 영역을 포함하는 고전압 PMOS-트랜지스터에 관한 것이다.
합체된 회로에서 그 자체가 공지된 고전압 트랜지스터의 제작은 원하는 전압 범위를 위해 규칙적으로 최적화된 트랜지스터로 유도한다. 이러한 영역은 10 볼트 이상에서부터 150 볼트까지, 그리고 그 이상 연장될 수 있다. 논리 회로 요소 외에, 또한 배터리 전압 레벨을 위한, 그리고 버스트(burst)의 제어를 위한 회로가 제공되어야 하는 자동차 기술이 전형적인 적용 분야이다. 3.3 볼트 또는 5 볼트의 사용 범위를 갖는 CMOS-회로를 위해 사용되는 것처럼, 이러한 고전압 트랜지스터는 기본적으로 공정을 통해 제작 가능하다. 특히, 이러한 제작은, 다수의 추가적인 마스크 및 공정 단계가 필요하며, 그리고/또는 고전압 트랜지스터의 큰 공간 요구의 결과를 초래하기 때문에 복잡하고 비싸다.
수직 고전압 트랜지스터는 두께 및 농도가 원하는 전압 범위를 위해 최적화되어야 하는 에피탁시(epitaxy) 막에서 일반적으로 생성된다. 막 두께는, 단지 값비싼 에피탁시 분리를 통해 구현 가능한 10 μm 또는 그 이상에서 빠르게 위치될 수 있다. 에피탁시 막을 통한 필요한 매립층(buried layer), 도핑 및 접촉은 고전압 트랜지스터를 위해 몇몇의 필요한 공정 단계를 요구한다. 트랜지스터 면을 위해, 즉 측면 팽창을 최적화하기 위해, 에피탁시 막의 두께는 원하는 전압 레벨에 일치되어야 한다.
고전압 트랜지스터를 논리 트랜지스터를 위해, 측면 트랜지스터로써 저전압 공정과 연관시키기 위한 시도는 다른 어려움을 초래한다. 그래서 전기장 세기는, 최고 필드 세기 농도의 위치에, 오류 기능 또는 합체된 회로의 손상을 초래할 수 있는 애퍼츄어(aperture)가 나타나지 않도록 제어되어야 한다. 규정상 이러한 요구 조건은 고전압 트랜지스터를 위해 큰 공간 필요성 및 이를 통한 많은 제작 비용을 초래한다.
특허 공보 제 EP 0 973 205 A2에는 드레인-확장부를 포함하는 고전압-CMOS-트랜지스터가 설명되어 있으며, 이 경우에 제공된 드레인 아래쪽보다 드레인-확장부 아래쪽에 잠긴 n형 웰의 깊이가 더 낮다. p형 웰의 깊이는 제공된 드레인 하부보다 드레인-확장부 영역에서 더 크다. n형 웰의 가장 작은 깊이와 p형 웰의 가장 큰 깊이의 위치는 서로 대체된다.
생성될 웰의 중앙 영역과 가장자리 영역 사이에 단면으로 추가 커버가 생성되는 p형 웰을 제작하기 위한 마스킹에 대한 설명이 문헌에 나타난다.(제목: "측면 도핑의 변화 - 2차원 회로 접합부의 고전압 방전을 방지하기 위한 새로운 개념("Variation of Lateral Doping-A New Concept to Avoid High Voltage Breakdown of Planar Junctions"), 발행: 국제 전자 장치 학회, 기술 요람 제1권 내지 제4권, 154쪽 내지 157쪽, 1985년 12월, 저자: R. Stengl와 U. Goesele).
특허 공보 제 US 6,455,893 B1호로부터 고밀도로 도핑된 드레인에 나타나는 전기장 세기는 저밀도로 도핑된 드레인-확장 및 필드 플레이트를 통해 감소될 수 있기 때문에, 작은 공간을 필요로 하는 측면 고전압 트랜지스터가 공지되어 있다. 설명된 트랜지스터는 1 μm 이하의 구조 너비를 갖는 CMOS-공정을 위해 사용될 수 있다. 그러나 드레인-확장의 가장자리 영역으로의 역행성 주입 공정은 별로 적합하지 않은 도핑 예를 초래하기 때문에, 트랜지스터의 전압 강도가 제한되는 설명서가 제공된다.
본 발명의 목적은 향상된 측면 고전압-PMOS-트랜지스터, 상응하는 웰을 위한 마스크 또는 마스킹 및 웰의 제작을 위한 방법 등을 설명하는데 있다.
본 발명은 이러한 과제를 종속 청구항의 특징을 통해 해결한다. 본 발명의 형태는 그 이외의 청구항에 표시된다.
본 발명에 따른 고전압-PMOS-트랜지스터는, 그 자체로는 원하는 고전압-영역을 위해 제공되지 않는 일반적인 저전압 공정을 통해, 단지 적은 추가 비용으로 제작될 수 있는 장점을 갖는다. 이를 통해, 고전압 트랜지스터와 저전압 트랜지스터의 조합, 즉 향상된 고전압 특성을 유도하며, 상응하는 트랜지스터의 저전압 특성은 손상되지 않는다는 것이 보장된다. 특히, 이로 인해 본 발명에 따른 고전압 트랜지스터는, 높은 작동 전압이 허용된다는 장점을 갖는다.
본 발명은, 고전압이 제공되는 경우, p형 웰로부터 기판으로의 애퍼츄어가 발생할 수 없다는 추가 장점을 갖는다.
또한, 본 발명은, 드레인 접촉부가 소오스에 비하여 상당히 큰 음의 전압으로 사전 클램프 된다면, 드레인 하부의 p형 웰 내의 임계 전기장 세기가 감소하는 추가 장점을 갖는다.
본 발명의 형태에서, 리서프-효과로써 공지되는 전기 자기장 세기는 구조 표면에서 감소되는 장점을 갖는다(RESURF는 "REduced SURface Field"이다).
또한, 드리프트 경로로써 사용되는 p형 웰의 상부에, 필드 산화막 상에 배치되는 필드 플레이트가 제공된다.
본 발명의 추가 형태는, 접촉을 통해 필드 산화막 상의 필드 플레이트와 전기적으로 연결되며, 측면으로 드레인 방향의 필드 산화막 상에 뻗어있는, 제1 금속면의 금속층을 통해 전기장 세기가 계속 제어되는 것을 제공한다.
본 발명은, 노광된 마스크 또는 마스킹을 통해, 드레인 하부의 임계 영역에서 n형 웰 또는 p형 웰 내에서의 전하 캐리어 농도가 조절되는 추가적인 장점을 갖는다.
마지막으로, 본 발명은, 트랜지스터 헤드에서의, 즉 제공된 전압을 위해 최적화되는, 드레인 하부의 가장자리 영역에서의 n형 웰 영역, 또는 p형 웰 영역을 제작하기 위한 방법을 가능하게 하는 장점을 갖는다.
본 발명은 다음의 실시예를 통한 도면으로 더 상세히 설명된다. 도면은 본 발명을 간단히 도시하는데 사용되며, 이로 인해 단지 개략적이며, 척도에 따르지 않고 도시된다. 동일한 요소, 또는 동일하게 작용하는 요소는 동일한 도면 부호를 통해 제공된다.
도1은 본 발명에 따른 고전압-PMOS-트랜지스터를 개략적으로 도시한 단면도이다.
도2는 특히, 트랜지스터 헤드에서의 n형 웰을 제작하기 위한 마스크의 부분 단면도이다.
도3은 p형 웰을 제작하기 위한 마스킹의 부분 단면도이다.
도4는 종래 기술에서 언급된 PMOS-트랜지스터를 도시한 도면이다.
본 발명은 도입부에서 언급한 종래 기술의 개선 형태인 도4로부터 전체적으로 더 이해하기 쉽다. 도4에 따라, 회로 기판(410) 상에 n형으로 도핑된 웰(411) 이 배치된다. n형 웰(411) 내에 고밀도로 도핑된 p형 영역(415)이 소오스 연결부로써 제공된다. 그 옆에 접지 연결부(Body)로써 사용될 수 있는, 고밀도로 도핑된 n형 영역(416)이 배열된다. 소오스 영역(415)의 다른 쪽에 채널 영역(K)이 연결되며, 이 채널 영역 상에 게이트 산화막(417)에 의해 절연되는, 예를 들어 폴리실리콘으로 구성된 게이트-전극(418)이 배치된다.
드레인 방향으로, 고밀도로 도핑된 p형 드레인(414)을 수용하기 위한 윈도우를 포함하는 필드 산화막 영역(413)이 제공된다. 드레인(414) 및 필드 산화막 영역(413) 아래쪽의 n형으로 도핑된 웰(411) 내에, 측면으로 채널 영역까지 연장되는 p형으로 도핑된 웰(412)이 배열된다. 게이트-전극(418)은 드레인(414) 방향으로 필드 산화막(413) 영역의 상부까지 연장된다. p형 웰의 상부에 위치한 이러한 영역은 전기장을 제어하기 위한 필드 플레이트로써 사용된다. 드레인(414)과 채널(K) 사이의 p형 웰 영역은 전하 캐리어를 위한 드리프트 영역으로써, 그리고 측면 방향으로 전기장의 해체를 위해 사용된다.
실시예에서 고전압-PMOS-트랜지스터는 선(L)에 대하여 대칭이다. 드레인(414) 하부의 수직 방향에 대칭선을 따라 PMOS-트랜지스터를 위해 사용되는 점선(L), 점(A", B", C")이 도시된다. 드레인에 접하여 위치하는 포텐셜이 큰 경우에, 간격(A"-B")은 p형 웰(412)과 기판(410) 사이에 천공이 발생할 수 없는 크기로 제작되어야 한다. 동시에, 간격(A"-C")은 드레인 접촉부(414)가 높은 포텐셜로부터 낮은 포텐셜(기판 출력)로 변할 때, 점(A")에 나타나는 임계 필드 세기가 감소하는 크기로 제작되어야 한다.
도4에는 트랜지스터가 제작되는 동안, n형 웰 및 p형 웰이 추가 제작되는 것이 개략적으로 도시된다. 제1 단계로, 기판(410)에 n형 이온과의 넓은 면적의 주입 공정이 실행되며, 이러한 주입 공정을 위해, 설명된 트랜지스터의 영역에는 마스크가 제공되지 않는다. 이는 균일하게 분포된 화살표 및 도면 부호(In)를 통해 도시된다.
다음 단계에서는 p형 웰(412)이 제작된다. 이에 추가로, 채널 및 소오스 영역을 수용해야 하는 n형 웰(411)의 영역은 마스크(Mp)로 덮힌다. 균일한 화살표를 통해 마스크(Mp)의 윈도우 내에서 실행되는, 예를 들어 보론 이온(Boron ion) 같은 p형 이온을 통한 주입 공정에 의해, 먼저, 주입 공정 영역이 생성된다. 다음에 따르는 열적 단계에서는, 예를 들어 필드 산화막이 생성될 때, p형 이온이 확산되며, 이를 통해 p형 웰(412)이 생성된다. 표시된 특허 공보 제 US 6,455,893호에 비하여, 도4에 도시된 것처럼, 채널 영역 및 필드 산화막의 아래쪽에 웰 구조가 생성되는 장점이 나타난다. 이러한 영역 아래쪽의 가장자리 영역에 균일한 도핑 진행 및 이를 통한 양호한 필드 제어가 나타난다.
도4의 실시예에서 p형 기판(410)과 n형 웰(411) 사이의 pn-경계부는 거의 평평하다. 또한 웰(412)과 n형 웰(411) 사이의 pn-경계부는 드레인(414) 하부에서 매우 평평하다. 간격(A"-C")은 주입 공정 후에 확산 단계를 통해 조절된다. 점(A") 영역에서의 공간 하전 영역은 드레인(414)의 p+-확산 영역까지 연장되어서는 안되기 때문에 이러한 간격이 필요하다. 동시에, 기판과 p형 웰(412) 사이에 천공이 나타나지 않도록, 소정의 간격(A"-B")이 주어진다.
도1은 도4와 비교하여 추가 개선된 웰 형태를 설명한다. 도1에 따라 기판(10) 내에 n형으로 도핑되고, 자신의 표면에 소오스 또는 소오스 연결부보다 고밀도로 도핑된 p형 영역(15)을 포함하는 웰(11)이 배열된다. 소오스 영역(15) 옆에 고밀도로 도핑된, n형 영역(16)이 구비되며, 이 영역을 통해 접지 연결부가 생성될 수 있다.
소오스 영역(15)으로부터 고밀도로 도핑된, p형 드레인 영역(14) 방향으로, 먼저, 채널(K) 및 p형으로 도핑된 웰(12)이 결합된다. 웰(12)은 드레인 확산부(14)의 하부로, 그리고 필드 산화막 영역(13)의 하부에서 측면으로 연장된다. 실시예에서, p형 웰(12)의 가장자리 영역은 두 개의 웰(11 및 12) 및 소오스(15)의 게이트-산화막(17)에 의해 절연되는 게이트-전극(18) 하부까지 연장된다.
게이트-전극(18)은 예를 들어, 폴리실리콘 막으로써 형성되며, 게이트(18)로부터 필드 산화막(13) 상부까지 드레인(14) 방향으로 연장된다. 이러한 고전도성으로 연장된 게이트-전극이 웰(12)의 상부에 배열되는 한, 상기 게이트-전극은 웰(12)의 가장자리 영역에서의 전기장을 제어하기 위한 필드 플레이트로써 사용된다. 금속의 실시예에서의 상층 영역에서, 제1-층은 폴리실리콘-필드 플레이트의 상부에, 게이트와 드레인 사이의 필드 산화막 상부에서 드레인(14) 영역으로 계속 연장되는 금속막(19)을 구비한다. 금속막(19)은 게이트-전극(18)과 접촉부(20)를 통해 전기적으로 결합된다.
도1에는 드레인 영역의 하부에 평평하게 p형으로 도핑된, 그 자체로는 필요없으나, 바람직하게는 트랜지스터의 경우에, 특히 고전압을 위해 생성되는 웰(21)이 도시된다. 평평한 p형 웰(21)은 특징적으로, 보론 및 150 keV 이하의 에너지 및 대략 1013 cm-3 의 농도를 포함하는 역행적 웰로써 실시된다. 짧은 주입 과정(drive-in)이 실시된다. p형 웰 영역은 실리콘 표면 아래의 0.5 μm에서 중단된다. 이러한 웰은 웰 영역에서의, 드레인 도핑보다 낮으며, p형 웰(12)의 도핑보다 높은 농도에 영향을 미친다. 이로 인해, 도핑은 드레인 확산으로부터 기판 방향으로 균일하게 감소하며, 이를 통해 전기장 세기의 과초과 또는 애퍼츄어가 방지된다.
본 발명에 따라, 드레인-연결부(14) 아래쪽의 p형 웰의 웰 바닥은 필드 산화막(13) 및 게이트-전극(18) 하부보다 더 깊게, n형 웰(11) 쪽으로 연장된다. 동시에 n형 웰(11)의 웰 바닥은 드레인-연결부(14)의 하부에서, 웰의 나머지 다른 영역에서보다 기판(10) 쪽으로 더 낮게 아래로 연장된다.
p형 웰(12)의 상이한 깊이로의 확산은 n형 웰(11)의 확산을 통해 제어된다. n형 웰(11)은, 예를 들어 소오스 영역 하부보다 드레인(14) 하부 영역에서 더 낮은 농도를 갖는다. n형 웰에서의 농도 차이는 측면 방향으로, p형 웰(12)이 상이한 강도로 확산될 수 있도록 한다. 이 경우에, p형 웰의 확산은 n형 웰 확산을 통해 제어된다. 이러한 이유로 인해, n형 웰(11)은 채널 근처에서 더 높은 상대 도핑을 갖기 때문에, p형 웰은 채널 근처에서보다 드레인 아래의 깊이에서 n형 웰로 계속 연장되어 들어간다.
드레인(14) 쪽으로 이동하는 전하 캐리어를 위해 드리프트 영역으로써 사용되는 p형 웰(12)의 형상은 평평한 바닥을 갖는 웰에 비하여 큰 간격(A'-C'), 즉 드레인 하부 깊이에 영향을 주며, 이를 통해 조기 애퍼츄어를 방지한다. 채널 방향의 측면에서, 연장된 게이트-전극(18)과 금속막(19)으로 구성된 필드 플레이트의 작용을 통해 드레인 영역(14)의 큰 필드 세기는 감소된다. 금속막(19)은 일체된 스위칭에 사용되는 제1 금속층에 속한다. 역시, 금속막(19)과 폴리 실리콘-전극(18) 사이의 접촉부(20)도 그 자체로 공지된 공정 단계를 통해 제작된다. 필드 플레이트 기능에 금속막을 포함시킴으로써, 연장된 게이트-전극(18)만을 허용하는 것보다, 금속막(19)이 게이트-전극(18)으로부터 드레인(14) 방향으로 계속 연장되는 것을 가능하게 한다. 이에 대한 원인은 이러한 영역에서 p형 웰(12)과 금속막(19) 사이의 큰 간격 때문이다. 이러한 방법으로, 감소된 표면 필드 세기가 발생한다.
p형 웰(12)의 드리프트 영역에서의 감소된 도핑 농도는, p형 주입 공정을 위해 사용된, 다음에서 도3을 통해 설명될 마스킹을 통해 추가로 제어된다.
고전압-PMOS-트랜지스터의 경우 도1에 따라, 한편으로는 점(A' 와 B') 사이의 큰 간격으로 인해, 전계 강도가 증가되며, 다른 한편으로는, p형 웰(12)로부터 기판(10)까지의 천공을 방지하기 위하여, 간격(A'-B')이 충분이 크다는 것이 나타난다.
다음에서는, 상응하는 마스크 또는 마스킹을 포함한 웰(11 및 12)의 제작이 설명된다. 마스크 또는 마스킹의 제작은 반도체 기술에서 일반적으로 사용되는 재 료 및 방법을 통해 가능하다. 도1에 따른 트랜지스터의 구조를 위해, 소오스 및 게이트 또는 접지 연결부를 위한 필드 산화막 영역(13) 및 그 외의 고밀도로 도핑된 영역이 반도체 기판 상에, 먼저 n형 웰(11)이, 그리고 다음으로 p형 웰(12)이 생성된다.
제1 단계로써, 도핑되지 않은 웨이퍼 상에, 기본적으로 도1의 트랜지스터 구조 상부에 도시되는 마스크(Mn)가 제작된다. 이때, 이온 주입 공정에 의하지 않고 가능한 영역들(21, 22)이 생성되도록 마스크가 위치된다. 그 다음, 윈도우(Wn) 및 마스크 부품(22) 외부에 위치한 영역을 통해 이온 주입 공정(In)이 실행되며, 300 keV의 에너지 및 바람직하게는 8.3 x 1012 cm-2의 도즈를 갖는 인-이온이 주입된다. 바람직하게는, 열적 확산이 일어나는 동안, 예를 들어 비소보다 더 활발히 움직이는 인 이온이 주입되며, 이를 통해 섀도우된 영역(21, 22)을 제외함으로써, 웰(11)에서 인 도핑의 비교적 균일한 분포가 나타난다.
이때 사용된 마스크는 원칙적으로 도2를 통해 도시된다. 마스킹(21)은 드레인의 중앙 부분을 덮는다. 제공된 드레인 영역과 제공된 소오스 확산 영역 사이에 위치하는, 또 다른 커버(22)가 드레인 커버(21)로부터 간격을 두고 제공된다. 도2의 실시예에서는 이러한 또 다른 커버가 필름 형태로 형성된다. 도1에 도시된 마스크(Mn)는 도2의 마스크를 선(1A 및 1B)을 따라 절단한 단면을 도시한다.
도2에서 트랜지스터 헤드(TK)로써 표시되며, 도1에서 도면에 대하여 수직으로 놓이는, 트랜지스터의 외측 영역은, 먼저 드레인 커버(21)가 간격(F)의 두배 만 큼 확장되며, 그 다음 트랜지스터 헤드에 대하여 반원 형태로 중단되도록 형상화된다. 상응하는 방법으로, 필름 형태로 설치된 영역(22)은 드레인과 소오스 사이에 드레인 커버에 대하여 간격을 두고 역시 원형 단면으로써 설치된다. 물론 트랜지스터 헤드 영역에서는 드레인 커버 및 또 다른 커버(22)의 원 형태가 필요한 것은 아니다. 정확하게는 단면으로 봤을 때, 직선으로 진행되는 다각형 단면은, 트랜지스터 헤드의 마스크 구조를 형성하기 위해 함께 부착될 수 있다.
다음으로, p형 웰(12)이 n형 웰에 역시 마스킹(Mp)을 통해 이온 주입된다. 도1은 역시 1A-1B 위치에서의 단면을 도시한다. 제공된 p형 웰(12) 영역 외부에 전면의 마스킹(23)이 제공된다. 제공된 p형 웰 영역에 먼저 윈도우(Wp)가 생성되며, 이러한 윈도우 내에 서로 인접하여 위치하는, 드레인 영역 방향으로 끝이 넓어지는 원뿔 형태이며, 서로 간격을 유지하는 커버 영역(24)이 제공된다. 원뿔 형태 커버의 끝이 좁은 쪽이 부분 마스킹(23)과 간격을 두고 시작하고, 트랜지스터의 제공된 드레인 영역 또는 중앙 영역(Z) 방향으로 끝이 넓어지는 원뿔 형태로 진행된다. 이때, 원뿔 형태의 커버 영역 사이는 비워지며, 상기 커버를 통해 주입 공정이 발생될 수 있다. 제공된 p형 웰의 중앙 영역(Z)은 덮이지 않는다.
도3에 따른 마스크는 영역(24 및 25)을 통해 이러한 원뿔형 또는 실린더형 마스킹 필름을 통해 효과적인 주입 면을 감소시키며, 이를 통해 드레인 영역에서의 p형 주입 공정의 도즈는 감소한다. 이는, 드레인 영역에서는 n형 웰의 적은 도핑이, 그리고 이를 통해 n형 웰의 적은 상대 도핑이 존재하는 것이 필요하다.
트랜지스터 헤드(TK) 영역에서 트랜지스터의 단부 쪽 영역에, 다수의, 원호 형태이며, 간격을 두고 함께 진행되는, 도3의 실시예에서 거의 평행하게 진행되는 커버 필름(25)이 배치된다. 마스킹으로부터 덮이지 않은, 비워놓은 영역(Wp)을 통해, 그 다음에 예를 들어, 보어 이온 같은 p형 이온을 통한 주입 공정(Ip)이 발생한다. 이러한 주입 공정은, 예를 들어 300 keV의 에너지 및 5 X 1012 cm-2의 도즈를 포함하는 제1 단계, 그리고 예를 들어 150 keV의 에너지 및 역시 5 X 1012 cm-2의 도즈를 포함하는 제2 단계의 두 단계로 발생된다. 물론, 에너지 및 도즈는 사용된 제조 공정의 형태에 따라 변경될 수 있다. 주어진 도즈는, 이때 0.35 μm의 구조 너비를 포함하는 기술에서의 공정에 관하여 언급한다.
예를 들어, 원뿔 형태의 마스크 단면(24)이 거의 접하며, 이러한 영역에서, 적은 p형 이온이 실리콘으로 침투하기 때문에, 보어를 통한 주입 공정에 의한, 드레인 영역 근처의 효과적인 p형 도핑은 가장 적다. 포텐셜 분포를 위해서는 순수 도핑이 중요하다. n형 웰은 역시 드레인 영역에서 적은 도핑을 갖기 때문에, p형 도핑의 감소는 마스킹 단면(24)을 통해 상대 보상된다. 드레인 접촉부 바로 밑에서 p형 웰은 가장 깊다. pn형-경계부는 이곳으로부터 소오스 방향인 표면 쪽으로 이동한다.
도3에 따른 마스킹은, p형 웰(12)을 위해, 소오스와 드레인 사이의 영역에서 광범위하게 일정한 포텐셜 감소가 형성되는 것에 영향을 미친다. 소오스와 드레인 사이에서, 소오스로부터 드레인으로의 흐름이 표시된 화살표(S)의 방향을 따르는, 상이한, 뚜렷한 드리프트 도핑 채널이 생성된다.
다음으로, n형 웰 및 p형 웰을 위한 주입 공정에는, 각각의 웰 내부에서의 도핑재 원소의 분포가 원하는 기능에 영향을 미치도록 보장하는 온도 단계가 나타난다. 이는 특별한 확산 단계, 그리고 필드 산화막 영역(13)의 제조와의 관계에서 나타난다. 전체적으로, 마스킹 단계 및 p형 웰의 주입 공정은, 애퍼츄어를 초래할 수도 있는 필드 세기의 과초과가 나타나지 않도록, 수직 및 측면 방향으로 전기장이 조절되는 것에 영향을 미친다. 이를 통해, 5볼트 까지의 전압에 대해 생각할 수 있는 저전압 공정의 경우에, 본 발명에 따른 종류의, 50볼트의 작동 전압으로, 그리고 이를 통해 작동될 수 있는 고전압-PMOS-트랜지스터가 생성된다.
<도면의 주요 부분에 대한 부호의 설명>
10, 410 : 기판
11, 411 : n형 웰
12, 412 : p형 웰
13, 413 : 필드 산화막
14, 414 : 드레인
15, 415 : p형 소오스 영역
16, 416 : n형 소스 영역
17, 417 : p형 웰
18, 418 : 게이트-전극
19 : 금속막
20 : 접촉부
21 : 마스크
22 : 마스크
23 : 마스킹
24 : 마스크 단면
25 : 추가 마스크 단면
K : 채널
L : 선
S : 화살표
Z : 중앙 영역
Wn : 윈도우
Wp : 윈도우
In : 이온 주입 공정
Ip : 이온 주입 공정
Mn : 마스크, 마스킹
Mp : 마스크, 마스킹
TK : 트랜지스터 헤드
F : 너비

Claims (20)

  1. 절연된 게이트 전극(18), p형 기판(10) 내에 배치되는 n형 웰(11) 내의 p형 소오스 영역(15), n형 웰 내에 배치되는 p형 웰(12) 내의 p형 드레인 영역(14) 및 게이트 전극과 드레인 영역 사이의 필드 산화막 영역(13)을 포함하는 고전압 PMOS-트랜지스터이며, 드레인 영역(14) 하부의 n형 웰의 깊이(A'- B')는 소오스 영역(15) 하부의 n형 웰의 깊이보다 작으며, p형 웰의 최대 깊이(A'- C')는 드레인 영역(14) 하부에 위치하는 고전압 PMOS-트랜지스터.
  2. 제1항에 있어서, p형 웰(12)은 드레인 측면으로부터 게이트-전극(18)까지 연장되는 것을 특징으로 하는 고전압 PMOS-트랜지스터.
  3. 제1항 또는 제2항에 있어서, 게이트-전극(18)은 절연층(17) 상부에서 소오스 영역(15)으로부터 드레인 방향으로 필드 산화막 영역(13) 위까지 연장되며, 이를 통해 상기 게이트-전극(18)이 p형 웰(12)의 가장자리 영역을 덮는 것을 특징으로 하는 고전압 PMOS-트랜지스터.
  4. 제1항 또는 제2항에 있어서, 필드 산화막 영역(13)의 상부에 소정의 간격을 두고 금속막(19)이 뻗어있으며, 금속막이 접촉부(20)를 통해 게이트-전극(18)과 연결되며, 금속막은 게이트-전극으로부터 드레인 방향으로 필드 산화막 영역 위에서 연장되는 것을 특징으로 하는 고전압 PMOS-트랜지스터.
  5. 제1항 또는 제2항에 있어서, p형 웰(12)은 트랜지스터 채널(K) 쪽으로의 외측 영역에서보다 드레인(14) 영역 내에서 더욱 고농도로 도핑되는 것을 특징으로 하는 고전압 PMOS-트랜지스터.
  6. 제1항 또는 제2항에 있어서, n형 웰(11)은 트랜지스터 채널의 하부 영역에서보다 드레인 하부에서 더욱 저농도로 도핑되는 것을 특징으로 하는 고전압 PMOS-트랜지스터.
  7. 마스크를 이용하여 제1항에 따른 고전압-PMOS-트랜지스터의 n형 웰을 제작하기 위한 방법이며, 마스크에 의해 구비된 드레인의 영역이 드레인 커버(21)에 의해 덮이며, 드레인 커버(21)로부터 간격을 두고, 드레인 및 소오스를 위해 구비된 영역들 사이에 추가 커버가 생성되는 고전압-PMOS-트랜지스터의 n형 웰의 제작 방법.
  8. 제7항에 있어서, 추가 커버(22)는 스트립 형태로 형성되는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 n형 웰의 제작 방법.
  9. 제7항 또는 제8항에 있어서, 드레인 커버(21)는 트랜지스터 헤드(TK) 영역에서 먼저, 폭이 넓어진 다음 다시 폭이 좁아지는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 n형 웰의 제작 방법.
  10. 제7항 또는 제8항에 있어서, 드레인 커버(21)는 트랜지스터 헤드(TK) 영역에서 원호 형태로 연장되는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 n형 웰의 제작 방법.
  11. 제7항 또는 제8항에 있어서, 추가 커버(22)는 트랜지스터 헤드(TK) 영역에서 드레인 커버의 진행 부분에 대하여 간격을 두고 연장되는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 n형 웰의 제작 방법.
  12. 마스크를 이용하여 제1항에 따른 고전압-PMOS-트랜지스터의 p형 웰(12)을 제작하기 위한 방법이며, 생성되는 웰의 중앙 영역(Z)과 가장자리 영역 사이에 단면으로, 제공된 소오스로부터 제공된 드레인 방향으로 폭이 넓어지며 서로 간격을 둔 추가 커버(24, 25)가 제공되는 고전압-PMOS-트랜지스터의 p형 웰(12)의 제작 방법.
  13. 제12항에 있어서, 추가 커버는 원뿔 형태로 진행되는 필름(24)을 포함하는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 p형 웰(12)의 제작 방법.
  14. 제12항 또는 제13항에 있어서, 추가 커버(25)는 트랜지스터 헤드 영역에서 서로 간격을 둔 필름으로써 형성되는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 p형 웰(12)의 제작 방법.
  15. 제13항에 있어서, 필름 형태의 추가 커버는 원호 형태로 연장되는 복수의 필름인 것을 특징으로 하는 고전압-PMOS-트랜지스터의 p형 웰(12)의 제작 방법.
  16. 제13항 또는 제15항에 있어서, 필름은 적어도 단면에서 평행하게 연장되는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 p형 웰(12)의 제작 방법.
  17. p형 소오스 영역(15) 이 제공된 n형 웰 및 p 형 드레인 영역(14)을 포함하고 n형 웰 내에 배치되는 p형 웰(12)을 갖는 고전압 PMOS-트랜지스터의 제작 방법이 며, 마스크 또는 마스킹을 통해 드레인 영역(14) 하부의 n형 웰의 깊이(A'- B')는 소오스 영역(15) 하부보다 작으며, p형 웰의 최대 깊이(A'- C')는 드레인 영역(14) 하부에 위치하도록 이온 주입 공정이 발생하는 고전압-PMOS-트랜지스터의 n형 웰(11) 및 p형 웰(12)을 제작하기 위한 방법.
  18. 제17항에 있어서, p형 웰의 국지적인 전도성은 n형 웰의 도핑에 의해 영향을 받는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 n형 웰(11) 및 p형 웰(12)을 제작하기 위한 방법.
  19. 제17항 또는 제18항에 있어서, n형 웰의 깊이는 다른 웰 영역에서보다 제공된 드레인의 영역 내에서 더 작도록, p형 웰을 위한 웰 마스킹이 발생하는 것을 특징으로 하는 고전압-PMOS-트랜지스터의 n형 웰(11) 및 p형 웰(12)을 제작하기 위한 방법.
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