KR20130090286A - Ｂｃｄｍｏｓ 소자 및 그 제조방법 - Google Patents

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Abstract

간단한 공정으로 LDMOS 소자의 낮은 온 저항(Ron) 특성을 확보하고, 로직 영역의 고밀도를 구현할 수 있는 BCDMOS 소자와 그 제조방법이 개시된다.
본 발명의 BCDMOS 소자의 제조방법은, 소자의 스위칭 컨트롤을 위한 로직(logic) 소자가 형성될 로직 영역과 고전력 소자가 형성될 고전압 영역을 포함하는 제1 도전형의 반도체기판의 선택된 영역에 제1 도전형의 불순물 영역들과 제2 도전형의 불순물 영역들을 형성하는 단계와, 웰 영역들이 형성된 반도체기판 상에, 소자분리막이 형성될 영역을 한정하는 마스크층을 형성하는 단계와, 마스크층에 의해 노출된 영역의 반도체기판에 트렌치 소자분리막을 형성하는 단계와, 고전력 소자의 필드 절연층이 형성될 영역을 노출하도록 마스크층을 식각하는 단계와, 트렌치 소자분리막이 치밀화(densification)되도록 반도체기판을 열처리하는 단계와, 마스크층을 제거한 후, 반도체기판의 선택된 영역에 제1 도전형의 웰 영역 및 제2 도전형의 웰 영역들을 형성하는 단계, 및 반도체기판 상에 로직 소자 및 고전력 소자의 게이트를 형성하는 단계를 포함한다.

Description

ＢＣＤＭＯＳ 소자 및 그 제조방법{BCDMOS device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터, CMOS 트랜지스터 및 DMOS(Double Diffused Metal Oxide Semiconductor) 고전압 트랜지스터가 동일 기판에 형성되어 있는 BCDMOS 소자 및 그 제조방법에 관한 것이다.
최근 고성능 컴퓨터 시스템의 대중화와 함께 고속 하드디스크 장치(hard disk device, 이하 HDD라 칭함)의 개발이 활발하게 이루어지고 있으며, 핵심부품으로는 읽기/쓰기(read/write) 동작용 고성능 씨모스(CMOS), 신호 처리용 고속 바이폴라(bipolar) 소자, 12V 급에서 동작하는 구동단 전력 소자를 들 수 있다. 또한, 자동차 내장(automotive)의 각종 제어장치에서 요구되는 특성은 수십 볼트급 내전압 및 10A 내외의 전류 특성이다. 이러한 고내압/고전류 특성은 자동차의 각 모터를 구동하기에 필수적이며, 이를 제어하기 위한 반도체 회로로서 원-칩(one-chip)화된 첨단 지능형 집적회로(integrated circuit, 이하 IC라 칭함) 기술이 절실히 요구된다.
잘 알려진 바와 같이 BCDMOS 소자는 예를 들면, 바이폴라 소자(bipolar semiconductor), CMOS 소자(complementary metal oxide semiconductor, 이하 ‘CMOS 소자’라 함), DMOS 소자(depletion metal oxide semiconductor, 이하 ‘DMOS 소자’라 함) 등의 3가지 소자의 복합 구조의 반도체 소자이다. 이러한 BCDMOS 소자는 바이폴라 소자의 고속 주파수 및 고전압(high voltage) 특성과, CMOS 소자의 저전압(low voltage) 및 높은 집적도 특성과, DMOS 소자의 낮은 드레인-소스간 저항에 따른 전력 제어 특성을 병합한 소자로서, 단일 칩에 전원 소자와 논리 로직 기능과 고전압, 고전류의 전력 출력 기능을 가지며, 칩 사이즈가 작고 전력 소모가 적으며, 고내압 고전류 구동이 가능한 장점을 갖는다. 그러나, BCDMOS 소자의 제조기술은 매우 복잡하고, 많은 수의 마스크가 사용되므로 공정 단가가 높다는 단점이 있다. 따라서, 보다 적은 수의 마스크를 사용하여 BCDMOS 소자를 제조함으로써 공정 단가를 낮추면서 소자의 성능을 향상시킬 수 있는 제조방법의 개발이 절실이 요구되고 있는 실정이다.
한편, BCDMOS 소자는 로직 소자의 높은 밀도와 고전압 소자의 낮은 온저항(Ron) 특성을 모두 만족시키는 것이 요구된다. 로직 소자의 밀도를 증가시키기 위해서는 상대적으로 좁고 깊은 소자분리막을 필요로 하지만, LDMOS의 온저항(Ron)을 감소시키기 위해서는 각도가 완만하고 상대적으로 얕은 깊이의 필드 플레이트(field plate)가 필요하다. 현재까지는 PMIC에 필요한 로직이 복잡하지 않기 때문에 로직의 비율보다는 LDMOS가 차지하는 비율이 더 컸다. 따라서 현재까지 BCDMOS의 제조공정은 로직의 밀도보다는 LDMOS의 온저항(Ron)을 낮추어서 전제 칩 사이즈를 감소시키는 방향으로 이루어져 왔다. 이러한 관점에서 많이 적용되고 있는 방법은 소자분리 영역(STI)의 트렌치 각도를 감소시킴으로써 LDMOS의 온저항(Ron)을 감소시키는 것이다.
그러나, 이러한 방법은 로직 영역의 소자분리 특성을 열화시키고 로직과 로직 사이의 간격이 커지게 되므로 로직의 비율이 칩 사이즈를 증가시키는 원인이 된다. 또한 점차로 PMIC의 기능이 복잡해지면서 로직의 비율이 증가하고 있기 때문에 로직과 LDMOS의 특성을 모두 만족시키는 공정이 필요해진다.
본 발명이 해결하려는 과제는 간단한 공정으로 LDMOS 소자의 낮은 온 저항(Ron) 특성을 확보하고, 로직 영역의 고밀도를 구현할 수 있는 BCDMOS 소자를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는, LDMOS 소자의 낮은 온 저항(Ron) 특성을 확보하면서 로직 영역의 고밀도를 구현할 수 있는 간단한 공정의 BCDMOS 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 BCDMOS 소자는, 동일 기판 상에 스위칭 컨트롤을 위한 로직(logic) 소자가 형성된 로직 영역과 고전력 소자가 형성된 고전압 영역을 포함하는 BCDMOS 소자에 있어서, 로직 영역 및 고전압 영역의 반도체기판에 형성된 트렌치와, 트렌치를 채우는 절연막으로 이루어진 소자분리막; 및 고전압 영역의 반도체기판 표면에 형성되며, 상기 반도체기판의 선택적산화에 의해 형성된 필드 절연층을 포함하는 것을 특징으로 한다.
상기 필드 절연층은 반도체기판의 표면으로부터 상부 및 하부로 각각 60:40의 두께 비율로 형성된 것이 바람직하다.
상기 소자분리막은 고밀도 플라즈마(HDP) 산화막, SOG막 또는 TEOS막 중의 어느 하나로 이루어질 수 있다.
상기 로직 소자는 바이폴라 트랜지스터 및 CMOS 트랜지스터이고, 상기 고전압 소자는 드레인 확장 모스(DENMOS) 트랜지스터 및 이중 확산 모스(DMOS) 트랜지스터일 수 있다.
일 예에서, 상기 이중 확산 모스(DMOS) 트랜지스터는, 상기 반도체기판의 상부 표면 아래에 형성된 제1 도전형의 드리프트 영역과, 상기 드리프트 영역과 일정 거리 이격되며, 상기 반도체기판의 표면 아래로 형성된 제2 도전형의 바디 영역과, 상기 바디 영역 내에 형성된 제1 도전형의 소스 영역 및 상기 드리프트 영역 내에 형성된 제1 도전형의 드레인 영역과, 상기 소스 영역과 드레인 영역 사이의 상기 드리프트 영역 내에서, 상기 반도체기판의 표면에 형성된 필드 절연층과, 상기 제2 도전형의 바디 영역과 상기 필드 절연층 상에 걸쳐 형성된 제1 도전형의 게이트를 포함할 수 있다.
일 예에서, 상기 드레인 확장 모스(DEMOS) 트랜지스터는, 반도체기판의 표면 아래에 형성된 제2 도전형의 웰과, 상기 제2 도전형의 웰에 둘러싸여 상기 반도체기판의 표면 아래에 형성된 제1 도전형의 웰과, 상기 제1 도전형의 웰 표면에 형성된 필드 절연층과, 상기 제2 도전형의 웰과 상기 필드 절연층 상에 걸쳐 형성된 제1 도전형의 게이트, 및 상기 게이트 일측의 제1 도전형의 웰에 형성된 소스 영역과, 상기 게이트과 인접하는 필드 절연층의 타측에 형성된 드레인 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 BCDMOS 소자의 제조방법은, 소자의 스위칭 컨트롤을 위한 로직(logic) 소자가 형성될 로직 영역과 고전력 소자가 형성될 고전압 영역을 포함하는 제1 도전형의 반도체기판의 선택된 영역에 제1 도전형의 불순물 영역들과 제2 도전형의 불순물 영역들을 형성하는 단계와, 웰 영역들이 형성된 상기 반도체기판 상에, 소자분리막이 형성될 영역을 한정하는 마스크층을 형성하는 단계와, 상기 마스크층에 의해 노출된 영역의 상기 반도체기판에 트렌치 소자분리막을 형성하는 단계와, 고전력 소자의 필드 절연층이 형성될 영역을 노출하도록 상기 마스크층을 식각하는 단계와, 상기 트렌치 소자분리막이 치밀화(densification)되도록 상기 반도체기판을 열처리하는 단계와, 상기 마스크층을 제거한 후, 상기 반도체기판의 선택된 영역에 제1 도전형의 웰 영역 및 제2 도전형의 웰 영역들을 형성하는 단계, 및 상기 반도체기판 상에 로직 소자 및 고전력 소자의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 마스크층을 형성하는 단계는, 상기 반도체기판 상에 패드산화막을 형성하는 단계와, 상기 패드산화막 상에 질화막을 형성하는 단계와, 소자분리막이 형성될 영역의 상기 질화막 및 패드산화막을 패터닝하는 단계로 이루어질 수 있다.
상기 트렌치 소자분리막을 형성하는 단계는, 상기 마스크층에 의해 노출된 영역의 반도체기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 채워지도록 상기 반도체기판 상에 절연막을 증착하는 단계와, 증착된 상기 절연막을 평탄화하는 단계를 포함할 수 있다.
상기 절연막을 평탄화하는 단계는, 화학적기계적연마(CMP) 방식으로 하되, 상기 마스크층이 700 ∼ 800Å의 두께로 잔류하도록 하는 것이 바람직하다.
상기 반도체기판을 열처리하는 단계에서, 산소가스(O2) 및 질소가스(N2)를 포함하는 분위기에서 열처리를 실시하여 상기 고전압 영역에 필드 절연층이 형성되도록 할 수 있다.
상기 반도체기판을 열처리하는 단계는 질소가스(N2) 분위기에서 실시하고, 산소가스(O2) 분위기에서 추가로 열처리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 BCDMOS 소자의 제조방법은, 동일 반도체기판에 바이폴라, 씨모스(CMOS), 드레인 확장 모스(DENMOS) 및 이중 확산 모스(DMOS) 소자를 포함하는 BCDMOS 소자의 제조방법에 있어서, 제1 도전형의 반도체기판의 상기 이중 확산 모스 소자가 형성될 영역에 제2 도전형의 드리프트 영역과 제1 도전형의 바디영역을 형성하는 단계와, 바이폴라, 씨모스, 드레인 확장 모스 및 이중 확산 모스 소자가 형성될 영역에, 소자분리막이 형성될 영역을 노출하는 마스크층을 형성하는 단계와, 상기 마스크층에 의해 노출된 영역의 반도체기판에 트렌치 소자분리막을 형성하는 단계와, 이중 확산 모스 소자의 필드 절연층이 형성될 영역을 노출하도록 상기 마스크층을 식각하는 단계와, 상기 트렌치 소자분리막이 치밀화(densification)되도록 상기 반도체기판을 열처리하는 단계와, 상기 마스크층을 제거한 후, 상기 반도체기판의 선택된 영역에 제1 도전형의 웰 영역 및 제2 도전형의 웰 영역들을 형성하는 단계, 및 상기 반도체기판 상에 모스 및 이중 확산 모스 소자의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
일 실시예에 있어서, 상기 에피택셜층을 형성한 후 상기 드리프트 영역 및 바디 영역을 형성하는 단계 전에, 상기 에피택셜층의 일정 깊이에 제2 도전형의 딥 웰(deep well)을 형성하는 단계와, 상기 고전압 영역의 에피택셜층에 제1 및 제2 도전형의 고전압 웰 영역을 형성하는 단계를 더 포함할 수 있다.
상기 반도체기판 상부에 제1 도전형의 반도체층을 형성하는 단계에서, 상기 반도체기판 상부에 제1 도전형의 에피택셜층을 형성할 수 있다.
상기 트렌치 소자분리막을 형성하는 단계는, 상기 마스크층에 의해 노출된 영역의 반도체기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 채워지도록 상기 반도체기판 상에 절연막을 증착하는 단계와, 증착된 상기 절연막을 평탄화하는 단계를 포함할 수 있다.
상기 절연막을 평탄화하는 단계는, 화학적기계적연마(CMP) 방식으로 하되, 상기 마스크층이 700 ∼ 800Å의 두께로 잔류하도록 하는 것이 바람직하다.
상기 반도체기판을 열처리하는 단계에서, 산소가스(O2) 및 질소가스(N2)를 포함하는 분위기에서 열처리를 실시하여 상기 고전압 영역에 필드 절연층이 형성되도록 하는 것이 바람직하다.
상기 반도체기판을 열처리하는 단계는 질소가스(N2) 분위기에서 실시하고, 산소가스(O2) 분위기에서 추가로 열처리하는 단계를 더 포함할 수 있다.
상기 드리프트 영역 및 바디영역을 형성하는 단계 전에, 상기 반도체기판의 바이폴라 및 이중 확산 모스 소자가 형성될 영역에 제2 도전형의 매몰층을 형성하는 단계와, 상기 매몰층이 형성된 반도체기판 상부에 제1 도전형의 반도체층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 BCDMOS 소자에 따르면, 소자간 분리를 위한 소자분리막으로는 트렌치 소자분리막을, 고전력 소자의 필드 절연층으로는 선택적 산화(LOCOS) 방식에 의한 산화막을 구비함으로써, 소자분리 특성을 확보하면서 동시에 로직 소자의 고밀도화를 구현할 수 있으며, n-드리프트 영역 내에서 필드 절연층의 하부로 흐르는 전류의 경로(path)를 최소화하여 고전력 소자의 온 저항(Ron)을 최대한 감소시킬 수 있다. 또한, 필드 절연층이 열산화막으로 이루어졌기 때문에 전체적으로 두께가 균일하고 내부의 트랩(trap)의 형성이 적어 HCI 특성 등 소자의 전기적 특성뿐만 아니라 후속 전세정(pre-cleaning) 공정에 대한 안정성이 뛰어난 장점이 있다.
또한, 본 발명의 BCDMOS 소자의 제조방법에 따르면, 고밀도 로직 영역의 소자분리막을 형성하기 위한 마스크로 사용된 질화막을 필드 절연층을 형성하기 위한 마스크로 사용함으로써 필드 절연층용 마스크를 형성하기 위한 여러 가지 공정들을 생략할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 BCDMOS 소자를 도시한 단면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 BCDMOS 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
이하, 본 발명의 일 측면에 따른 BCDMOS 소자 및 그 제조방법의 실시예를 첨부 도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 BCDMOS 소자를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 BCDMOS 소자는 바이폴라 영역(100A), CMOS 영역(100B), 드레인 확장 NMOS(DENMOS) 영역(100C) 및 수평형 이중 확산 n형 모스(LDMOS) 영역(100D)으로 이루어져 있다.
바이폴라 영역(100A)에는 트렌치 소자분리막(122)에 의해 각각 분리된 p형의 베이스(B)와, n형의 에미터(E) 및 콜렉터(C)로 이루어진 npn 바이폴라 트랜지스터가 배치된다.
CMOS 영역(100B)에는 트렌치 소자분리막(122)에 의해 각각 분리되며, p웰에 형성된 n형의 소스, 드레인, 그리고 반도체기판 상부에 형성된 게이트(140B-1)로 이루어진 NMOS 트랜지스터와, n웰에 형성된 p형의 소스(S), 드레인(D), 그리고 반도체기판 상부에 형성된 게이트(140B-2)로 이루어진 PMOS 트랜지스터가 대칭적으로 배치된다.
드레인 확장 NMOS 영역(100C)에는 트렌치 소자분리막(122)과, 반도체기판 표면에 형성된 필드 절연층(124C)과, 필드 절연층의 일부와 오버랩되면서 반도체기판 상에 형성된 게이트(140C), 게이트 일측 하부에 형성된 소스(S), 그리고 상기 게이트의 타측의 필드 절연층 측부에 형성된 드레인(D)으로 이루어진 DENMOS 트랜지스터가 배치된다.
수평형 이중 확산 n형 모스(LDNMOS) 영역(100D)에는 트렌치 소자분리막(122)과, 반도체기판에 형성된 n-드리프트 영역(116), n-드리프트 영역과 이격되게 배치된 p-바디 영역(118), p-바디 영역 내에 형성된 소스(S), n-드리프트 영역 내에 형성된 드레인(D), n-드리프트 영역의 반도체기판 표면에 형성된 필드 절연층(124D), 그리고 필드 절연층과 p-바디 영역에 걸쳐 반도체기판 상에 형성된 게이트(140D)로 이루어진 LDNMOS 트랜지스터가 배치된다.
상기 DENMOS 및 LDNMOS 영역에 형성된 필드 절연층(124C, 124D)은 반도체기판의 선택적 산화(LOCOS) 공정으로 형성된 것으로, 반도체기판의 표면으로부터 상부 및 하부로 각각 60:40의 두께 비율로 배치되어 있다.
각 영역간의 전기적 분리를 위하여 반도체기판에 다수 개의 소자분리막이 배치되는데, 본 발명의 경우 로직 영역의 고밀도화를 구현하기 위하여 트렌치 소자분리막(122)으로 이루어져 있다. 트렌치 소자분리막(122)은 반도체 제조공정에서 소자분리막으로 널리 사용되는 절연물질, 예를 들면 고밀도 플라즈마(HDP) 산화막, SOG막 또는 TEOS막 중의 어느 하나로 이루어질 수 있다.
이와 같이 본 발명의 BCDMOS 소자는 소자간 분리를 위한 소자분리막으로는 트렌치 소자분리막을, 고전력 소자의 필드 절연층으로는 선택적 산화(LOCOS) 방식에 의한 산화막을 구비한다. 트렌치 소자분리막의 경우, 폭이 좁으면서도 깊기 때문에 소자에 요구되는 소자분리 특성을 확보하면서 동시에 로직 소자의 고밀도화에 유리한 이점이 있다.
또한, 고전압 소자에 형성된 필드 절연층의 경우, 반도체기판의 선택적 열산화, 즉 LOCOS 공정의 특성상 그 성장과정에서 반도체기판의 표면으로부터 상부와 하부로 각각 60:40의 두께 비율로 성장된다. LDMOS 트랜지스터와 같은 고전력 소자의 경우 대략 30 ∼ 60V 정도의 고전압이 인가될 수 있는데, 이렇게 고전압이 인가되어도 게이트절연막의 브레이크다운(breakdown)이 일어나지 않을 정도의 필드 절연층의 두께가 필요하다. 본 발명의 경우 반도체기판의 표면 아래로 형성되는 필드 절연층의 두께가 전체 요구되는 필드 절연층 두께의 약 40％ 정도이므로 반도체기판의 표면 아래로 형성되는 비율이 낮으며, 가장자리가 둥글게 형성되기 때문에 n-드리프트 영역 내에서 필드 절연층의 하부로 흐르는 전류의 경로(path)를 최소화하여 고전력 소자의 온 저항(Ron)을 최대한 감소시킬 수 있다.
또한, 고전압 소자의 필드 절연층(124C, 124D)이 열산화막으로 이루어졌기 때문에 전체적으로 두께가 균일하고 내부의 트랩(trap)의 형성이 적어 HCI 특성 등 소자의 전기적 특성뿐만 아니라 후속 전세정(pre-cleaning) 공정에 대한 안정성이 뛰어난 장점이 있다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 BCDMOS 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. BCDMOS 소자를 구성하는 각 소자들은 상보형으로 형성될 수 있으며, 단순화를 위해 도면에서는 n형 또는 p형 소자 중 어느 하나의 소자만을 나타내었다.
도 2를 참조하면, 제1 도전형, 예를 들면 p형의 반도체기판(100)을 준비한다. 이 반도체기판(100)에는 BCDMOS 소자를 구성하는 각각의 소자들이 형성되는데, 도면에서 참조부호 "100A"는 npn 바이폴라 트랜지스터가 형성될 영역을, "100B"는 CMOS 모스트랜지스터가 형성될 영역을, "100C"는 드레인 확장 n형 모스(DENMOS) 트랜지스터가 형성될 영역을, 그리고 "100D"는 수평형 이중 확산 n형 모스(LDNMOS) 트랜지스터가 형성될 영역을 각각 나타낸다.
다음에, 반도체기판(100) 상에 산화막 패턴(102) 및 포토레지스트막 패턴(104)을 형성한다. 이를 위하여 먼저, 반도체기판(100)상에 산화막 및 포토레지스트막을 순차적으로 형성한다. 그리고 통상의 리소그래피법에 따른 노광 및 현상 공정을 수행하여 포토레지스트막 패턴(104)을 형성한다. 포토레지스트막 패턴(104)은 n형 매몰층(buried layer) 형성을 위한 n형 불순물 이온주입의 마스크로 사용된다. 다음에 포토레지스트막 패턴(104)을 식각 마스크로 하여 산화막 패턴(102)을 형성한다. 그러면, 산화막 패턴(102) 및 포토레지스트막 패턴(104)에 의해 n형 매몰층이 형성될 영역이 노출된다. 즉, 산화막 패턴(102) 및 포토레지스트막 패턴(104)은 npn 바이폴라 트랜지스터의 n형 매몰층을 형성하기 위한 개구부(105A)와, LDNMOS 트랜지스터의 n형 매몰층을 형성하기 위한 개구부(105D)를 갖는다.
이어서, 포토레지스트막 패턴(104)을 이온 주입 마스크로 하여 n형 매몰층 형성을 위한 n형 불순물 이온을 주입한다. n형 불순물 이온으로는 비소(As) 이온을 사용할 수 있다.
도 3을 참조하면, 포토레지스트막 패턴(도 3의 104)을 제거하고, 주입된 n형 불순물 이온에 대한 드라이브-인 확산공정을 수행한다. 그러면, 반도체기판(100)의 npn 바이폴라 트랜지스터 영역(100A) 및 LDNMOS 트랜지스터 영역(100D)의 상부에 n형 매몰층(106A, 106D)이 각각 형성된다.
다음에, n형 매몰층이 형성된 반도체기판(100) 상부에 p형 에피택셜층(108)을 성장시키고, p형 에피택셜층(108)의 일정 깊이에 n형의 딥(deep) 웰(110A, 110D)을 형성한다. n형 딥 웰(110A, 110D)은 n형 매몰층(106A, 106D)을 형성한 것과 같은 방법으로 형성할 수 있다. 즉, p형 에피택셜층(108) 상에 딥 웰이 형성될 영역을 노출시키는 산화막 패턴 및 포토레지스트막 패턴을 차례로 형성하고, 포토레지스트막 패턴을 이온주입 마스크로 사용하여 p형 에피택셜층(108)에 n형 불순물 이온을 주입한다. n형 불순물 이온주입으로 형성되는 n형 딥 웰(110A, 110D)은 n형 매몰층(106A, 106D)의 상부에 형성된다.
도 4를 참조하면, p형 에피택셜층(108)에 고전압 p웰(112A, 112C) 및 고전압 n웰(114A, 114C, 114D)을 형성한다. 이를 위하여 먼저, n형 딥 웰 형성을 위한 산화막 패턴 및 포토레지스트 패턴을 제거한 후, p형 에피택셜층(108) 상에 산화막 패턴 및 포토레지스트 패턴을 형성한다. 이 산화막 패턴 및 포토레지스트 패턴은 npn 바이폴라 트랜지스터 영역(100A) 및 DENMOS 트랜지스터 영역(100C)의 고전압 p웰이 형성될 영역을 노출하도록 형성된다. 다음에, 포토레지스트 패턴을 이온주입 마스크로 사용하여 n형의 불순물 이온, 예를 들면 인(P) 이온을 주입한다. 다음에, 산화막 패턴 및 포토레지스트 패턴을 제거한 후 다시 산화막 패턴 및 포토레지스트 패턴을 형성하여 고전압 n웰이 형성될 영역을 노출시킨다. 고전압 n웰을 형성하기 위한 포토레지스트 패턴은 npn 트랜지스터 영역(100A), DENMOS 트랜지스터 영역(100C) 및 LDNMOS 트랜지스터 영역(100D)에 각각 형성된다. 포토레지스트 패턴을 이온주입 마스크로 사용하여 p형 에피택셜층에 p형 불순물 이온, 예를 들면 붕소(B) 이온을 주입한다.
다음에, 포토레지스트 패턴을 제거한 후 고온에서 일정 시간 동안 드라이브-인(drive-in) 확산공정을 수행하면, p형 에피택셜층(108)에 주입되어 있던 불순물 이온들이 확산되어 고전압 p웰(112A, 112C) 및 고전압 n웰(114A, 114C, 114D)이 각각 형성된다. 또한, 상기 확산 공정에 의해 n형 딥 웰(110A, 110D)은 n형 매몰층(106A, 106D)의 상부와 접촉되도록 형성되며, 고전압 n웰(114A, 114D)은 n형 딥 웰(114A, 114D)의 상부와 접촉되도록 형성된다.
도 5를 참조하면, LDNMOS 트랜지스터 영역에 n-드리프트 영역(116)과 p형 바디영역(118)을 형성한다. 구체적으로, p형 에피택셜층 상부에 LDNMOS 트랜지스터 영역(100D)의 n-드리프트 영역이 형성될 영역이 노출되도록 이온주입 마스크를 형성한 다음 노출된 영역에 n형의 불순물 이온, 예를 들면 인(P) 이온을 주입한다. 다음에, n-드리프트 영역을 형성하기 위한 이온주입 마스크를 제거한 다음, 다시 결과물의 상부에 p형 바디영역이 형성될 영역을 노출하는 이온주입 마스크를 형성한다. 그리고, 노출된 영역에 p형의 불순물 이온, 예를 들면 보론(B)을 이온주입하여 P형 바디영역(118)을 형성한다. 상기 이온주입 마스크들은 앞서의 경우와 마찬가지로 포토레지스트 패턴으로 형성할 수 있다.
도 6을 참조하면, p형 바디영역(118)이 형성된 반도체기판 상에 소자분리막이 형성될 영역을 노출하는 마스크 패턴을 형성한다. 마스크 패턴은, 반도체기판 상에 얇은 두께의 패드산화막(도시되지 않음)을 형성하고, 패드산화막 상에 질화막(120)을 형성한다. 질화막(120)은 트렌치를 형성하기 위하여 반도체기판을 식각할 때 식각 마스크 역할을 할 수 있는 두께로 형성한다. 이 질화막(120)에 대해 포토리소그래피 공정을 실시하여 트렌치가 형성될 영역의 패드산화막이 노출되도록 하고, 계속해서 패드산화막을 패터닝하여 트렌치가 형성될 영역의 반도체기판을 노출시킨다.
다음에, 질화막(120)을 마스크로 이용하여 노출된 반도체기판을 일정 깊이 식각하여 트렌치를 형성한다. 트렌치는 npn 바이폴라 영역(100A), CMOS 영역(100B), DENMOS 영역(100C) 및 LDNMOS 영역(100D)에 각각 형성된다.
트렌치를 형성한 다음에는, 트렌치가 충분히 채워지도록 결과물 상에 절연막을 증착한다. 절연막으로는 예를 들면 고밀도 플라즈마(HDP) 산화막, 스핀 온 글래스(SOG)막 또는 TEOS막을 사용할 수 있다. 다음에, 절연막에 대해 평탄화 공정을 실시하여 소자분리막(122)을 형성한다. 상기 평탄화 공정은 화학적기계적연마(CMP) 공정으로 진행할 수 있으며 반도체기판 상에 형성되어 있는 질화막(120)을 타겟층으로 하여 실시한다. 이 CMP 과정에서 반도체기판 상에 형성되어 있는 질화막(120)도 일정 두께 식각될 수 있는데, 후속 공정을 위하여 질화막(120)이 700 ∼ 800Å 정도가 잔류되도록 한다. 잔류하는 질화막(120)은 후속 LDNMOS 트랜지스터의 필드절연층(field plate)를 형성하는 공정에서 산화방지 마스크로서 사용된다.
도 7a를 참조하면, 평탄화 공정 후 남아 있는 질화막에 대해 포토리소그래피 공정을 실시하여 고전압 소자의 필드 절연층이 형성될 영역이 노출되게 한다. 그러면, LDNMOS 트랜지스터의 n-드리프트 영역(116)과 DENMOS 트랜지스터의 고전압 n웰(114C)의 표면이 노출된다. 다음에, 트렌치에 매립된 절연막을 치밀화(densification)하기 위하여 고온에서 일정 시간 동안 반도체기판을 열처리한다. 열처리 공정은 예를 들면 800 ∼ 1,000℃ 정도의 온도와 질소가스(N2)와 산소가스(O2)를 포함하는 분위기에서 0.5 ∼ 1.5시간 동안 실시할 수 있다.
열처리 공정이 진행되는 동안 트렌치에 매립되어 있던 고밀도 플라즈마(HDP) 산화막 등의 절연막의 치밀화가 이루어진다. 또한, 이와 함께, 질화막(120)에 의해 노출되어 있던 영역의 반도체기판으로 산소가스(O2)가 공급되면서 반도체기판의 표면이 산화되어 DENMOS 트랜지스터 영역(100C)과 LDNMOS 트랜지스터 영역(100D)에 필드 절연층(124C, 124D)이 형성된다. 이 필드 절연층(124C, 124D)은 800 ∼ 1,500Å 정도의 두께로 형성하는 것이 적절하다. 본 실시예에서는 트렌치 매립 산화막을 치밀화 및 필드 절연층 형성을 위한 상기 열처리 공정을 질소가스(N2)와 산소가스(O2)를 함께 포함하는 분위기에서 실시하였으나, 소자분리 절연막의 치밀화를 위한 질소가스(N2) 분위기에서의 열처리와 필드 절연층 형성을 위한 산소가스(O2) 분위기에서의 열처리 공정을 각각 따로 진행할 수도 있다.
이와 같이 본 발명에 따르면, 고밀도 로직 영역의 소자분리막을 형성하기 위한 마스크로 사용된 질화막을 필드 절연층을 형성하기 위한 마스크로 사용함으로써 필드 절연층용 마스크를 형성하기 위한 여러 가지 공정들을 생략할 수 있다. 또한, 고전압이 필요한 DENMOS 트랜지스터 영역 및 LDNMOS 트랜지스터 영역에 형성되는 필드 절연층(124C, 124D)의 경우 반도체기판의 선택적 열산화, 즉 LOCOS 방식으로 형성된다. 따라서, LOCOS 공정의 특성상 필드 절연층(124C, 124D)은 그 성장과정에서, 도 7b에 도시된 바와 같이 반도체기판의 표면을 기준으로 상부의 두께(a)와 하부의 두께(b)가 60:40의 비율로 성장된다. 따라서, 전체 필드 절연층의 두께에서 반도체기판의 표면 아래로 형성되는 비율이 낮기 때문에 채널로부터 필드 절연층(124C, 124D) 아래로의 전류의 흐름이 용이해지며, 필드 절연층(124C, 124D)의 가장자리가 둥글게 형성되기 때문에 전류의 경로(path)를 최소화하여 온 저항(Ron)을 최대한 감소시킬 수 있다. 또한, 필드 절연층(124C, 124D)이 열산화막으로 이루어졌기 때문에 전체적으로 두께가 균일하고 내부의 트랩(trap)의 형성이 적어 HCI 특성 등 소자의 전기적 특성뿐만 아니라 후속 전세정(pre-cleaning) 공정에 대한 안정성이 뛰어난 장점이 있다.
도 8을 참조하면, 필드 절연층을 형성한 다음에는, n웰(126A, 126B, 126D) 및 p웰(128A, 128B, 128C, 128D)을 각각 형성한다. n웰 및 p웰을 형성하는 과정은 이전의 불순물영역을 형성한 방법과 동일하게, 이온주입 마스크 형성, 불순물 이온주입 및 확산 공정으로 진행할 수 있다. n웰(126A, 126B, 126D)은 npn 바이폴라 영역, CMOS 영역 및 LDNMOS 영역에 형성되고, p웰(128A, 128B, 128C, 128D)은 npn 바이폴라 영역, CMOS 영역, DENMOS 영역 및 LDNMOS 영역에 형성된다.
도 9를 참조하면, n웰 및 p웰이 형성된 결과의 구조물 상에 얇은 두께의 절연막과 도핑된 폴리실리콘막을 증착한다. 소정의 포토리소그래피 공정으로 폴리실리콘막과 절연막을 패터닝하여 CMOS 트랜지스터의 게이트(130B, 132B), DENMOS 트랜지스터의 게이트(130C, 132C) 및 LDNMOS 트랜지스터의 게이트(130D, 132D)를 각각 형성한다. DENMOS 트랜지스터의 게이트(130C, 132C)는 고전압 p웰(112C)과 필드 절연층(124C)와 오버랩되게 형성되고, LDNMOS 트랜지스터의 게이트(130D, 132D)는 p형 바디영역(118)과 필드 절연층(124D)와 오버랩되게 형성된다.
다음에, 게이트가 형성된 반도체기판에 p형 및 n형의 불순물 이온을 차례로 주입한다. 그러면, npn 바이폴라 영역(100A)에는 npn 바이폴라 트랜지스터의 p+-서브(134A-1), p+ 베이스(134A-2), n+ 에미터(136A-2) 및 n+ 콜렉터(136A-1)가 형성되고, CMOS 영역(100B)에는 p+-서브(134B-1), NMOS 트랜지스터의 소스/드레인(136B)과 PMOS 트랜지스터의 소스/드레인(134B-2), DENMOS 영역에는 DENMOS 트랜지스터의 p+-벌크(134C), 소스/드레인(136C), 그리고 LDNMOS 영역에는 LDNMOS 트랜지스터의 소스/드레인(136D-1), 그라운드(134D) 및n형 매몰층의 바이어스 인가를 위한 n+ 영역(136D-2)가 각각 형성된다.
도 10을 참조하면, 반도체기판 상에 형성되어 있는 각 게이트(140B, 140C, 140D)의 측면에 절연막 스페이서(138)를 형성하고, 반도체기판에 고농도 불순물 이온을 적절히 주입하여 LDD영역을 형성한다. 이후 컨택 및 배선 공정을 통상의 방법으로 실시하여 BCDMOS 소자의 제조를 완료한다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100.....p형 반도체기판 102.....산화막 패턴
104.....포토레지스트 패턴 106.....n형 매몰층
108.....p 에피택셜층 110.....n형 딥 웰
112.....고전압 p웰 114.....고전압 n웰
116.....n-드리프트 영역 118.....p-바디영역
120.....질화막 122.....트렌치 소자분리막
124.....필드 절연층 126.....n웰
128.....p웰 130.....게이트절연막
132.....게이트도전층 134, 136...불순물영역

Claims (20)

  1. 동일 기판 상에 스위칭 컨트롤을 위한 로직(logic) 소자가 형성된 로직 영역과 고전력 소자가 형성된 고전압 영역을 포함하는 BCDMOS 소자에 있어서,
    상기 로직 영역 및 고전압 영역의 반도체기판에 형성된 트렌치와, 상기 트렌치를 채우는 절연막으로 이루어진 소자분리막; 및
    상기 고전압 영역의 반도체기판 표면에 형성되며, 상기 반도체기판의 선택적산화에 의해 형성된 필드 절연층을 포함하는 것을 특징으로 하는 BCDMOS 소자.
  2. 제1항에 있어서,
    상기 필드 절연층은 상기 반도체기판의 표면으로부터 상부 및 하부로 각각 60:40의 두께 비율로 형성된 것을 특징으로 하는 BCDMOS 소자.
  3. 제1항에 있어서,
    상기 소자분리막은 고밀도 플라즈마(HDP) 산화막, SOG막 또는 TEOS막 중의 어느 하나로 이루어진 것을 특징으로 하는 BCDMOS 소자.
  4. 제1항에 있어서,
    상기 로직 소자는 바이폴라 트랜지스터 및 CMOS 트랜지스터이고,
    상기 고전압 소자는 드레인 확장 모스(DENMOS) 트랜지스터 및 이중 확산 모스(DMOS) 트랜지스터인 것을 특징으로 하는 BCDMOS 소자.
  5. 제4항에 있어서,
    상기 이중 확산 모스(DMOS) 트랜지스터는,
    상기 반도체기판의 상부 표면 아래에 형성된 제1 도전형의 드리프트 영역과,
    상기 드리프트 영역과 일정 거리 이격되며, 상기 반도체기판의 표면 아래로 형성된 제2 도전형의 바디 영역과,
    상기 바디 영역 내에 형성된 제1 도전형의 소스 영역 및 상기 드리프트 영역 내에 형성된 제1 도전형의 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이의 상기 드리프트 영역 내에서, 상기 반도체기판의 표면에 형성된 필드 절연층과,
    상기 제2 도전형의 바디 영역과 상기 필드 절연층 상에 걸쳐 형성된 제1 도전형의 게이트를 포함하는 것을 특징으로 하는 BCDMOS 소자.
  6. 제4항에 있어서,
    상기 드레인 확장 모스(DEMOS) 트랜지스터는,
    상기 반도체기판의 표면 아래에 형성된 제2 도전형의 웰과,
    상기 제2 도전형의 웰에 둘러싸여 상기 반도체기판의 표면 아래에 형성된 제1 도전형의 웰과,
    상기 제1 도전형의 웰 표면에 형성된 필드 절연층과,
    상기 제2 도전형의 웰과 상기 필드 절연층 상에 걸쳐 형성된 제1 도전형의 게이트, 및
    상기 게이트 일측의 제1 도전형의 웰에 형성된 소스 영역과, 상기 게이트과 인접하는 필드 절연층의 타측에 형성된 드레인 영역을 포함하는 것을 특징으로 하는 BCDMOS 소자.
  7. 소자의 스위칭 컨트롤을 위한 로직(logic) 소자가 형성될 로직 영역과 고전력 소자가 형성될 고전압 영역을 포함하는 제1 도전형의 반도체기판의 선택된 영역에 제1 도전형의 불순물 영역들과 제2 도전형의 불순물 영역들을 형성하는 단계;
    웰 영역들이 형성된 상기 반도체기판 상에, 소자분리막이 형성될 영역을 한정하는 마스크층을 형성하는 단계;
    상기 마스크층에 의해 노출된 영역의 상기 반도체기판에 트렌치 소자분리막을 형성하는 단계;
    고전력 소자의 필드 절연층이 형성될 영역을 노출하도록 상기 마스크층을 식각하는 단계;
    상기 트렌치 소자분리막이 치밀화(densification)되도록 상기 반도체기판을 열처리하는 단계;
    상기 마스크층을 제거한 후, 상기 반도체기판의 선택된 영역에 제1 도전형의 웰 영역 및 제2 도전형의 웰 영역들을 형성하는 단계; 및
    상기 반도체기판 상에 로직 소자 및 고전력 소자의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  8. 제7항에 있어서,
    상기 마스크층을 형성하는 단계는,
    상기 반도체기판 상에 패드산화막을 형성하는 단계와,
    상기 패드산화막 상에 질화막을 형성하는 단계와,
    소자분리막이 형성될 영역의 상기 질화막 및 패드산화막을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  9. 제7항에 있어서,
    상기 트렌치 소자분리막을 형성하는 단계는,
    상기 마스크층에 의해 노출된 영역의 반도체기판을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치가 채워지도록 상기 반도체기판 상에 절연막을 증착하는 단계와,
    증착된 상기 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  10. 제9항에 있어서,
    상기 절연막을 평탄화하는 단계는,
    화학적기계적연마(CMP) 방식으로 하되, 상기 마스크층이 700 ∼ 800Å의 두께로 잔류하도록 하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  11. 제7항에 있어서,
    상기 반도체기판을 열처리하는 단계에서,
    산소가스(O2) 및 질소가스(N2)를 포함하는 분위기에서 열처리를 실시하여 상기 고전압 영역에 필드 절연층이 형성되도록 하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  12. 제7항에 있어서,
    상기 반도체기판을 열처리하는 단계는 질소가스(N2) 분위기에서 실시하고,
    산소가스(O2) 분위기에서 추가로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  13. 동일 반도체기판에 바이폴라, 씨모스(CMOS), 드레인 확장 모스(DENMOS) 및 이중 확산 모스(DMOS) 소자를 포함하는 BCDMOS 소자의 제조방법에 있어서,
    제1 도전형의 반도체기판의 상기 이중 확산 모스 소자가 형성될 영역에 제2 도전형의 드리프트 영역과 제1 도전형의 바디영역을 형성하는 단계;
    바이폴라, 씨모스, 드레인 확장 모스 및 이중 확산 모스 소자가 형성될 영역에, 소자분리막이 형성될 영역을 노출하는 마스크층을 형성하는 단계;
    상기 마스크층에 의해 노출된 영역의 반도체기판에 트렌치 소자분리막을 형성하는 단계;
    이중 확산 모스 소자의 필드 절연층이 형성될 영역을 노출하도록 상기 마스크층을 식각하는 단계;
    상기 트렌치 소자분리막이 치밀화(densification)되도록 상기 반도체기판을 열처리하는 단계;
    상기 마스크층을 제거한 후, 상기 반도체기판의 선택된 영역에 제1 도전형의 웰 영역 및 제2 도전형의 웰 영역들을 형성하는 단계; 및
    상기 반도체기판 상에 모스 및 이중 확산 모스 소자의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  14. 제13항에 있어서,
    상기 에피택셜층을 형성한 후 상기 드리프트 영역 및 바디 영역을 형성하는 단계 전에,
    상기 에피택셜층의 일정 깊이에 제2 도전형의 딥 웰(deep well)을 형성하는 단계와,
    상기 고전압 영역의 에피택셜층에 제1 및 제2 도전형의 고전압 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  15. 제13항에 있어서,
    상기 반도체기판 상부에 제1 도전형의 반도체층을 형성하는 단계에서,
    상기 반도체기판 상부에 제1 도전형의 에피택셜층을 형성하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  16. 제13항에 있어서,
    상기 트렌치 소자분리막을 형성하는 단계는,
    상기 마스크층에 의해 노출된 영역의 반도체기판을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치가 채워지도록 상기 반도체기판 상에 절연막을 증착하는 단계와,
    증착된 상기 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  17. 제16항에 있어서,
    상기 절연막을 평탄화하는 단계는,
    화학적기계적연마(CMP) 방식으로 하되, 상기 마스크층이 700 ∼ 800Å의 두께로 잔류하도록 하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  18. 제13항에 있어서,
    상기 반도체기판을 열처리하는 단계에서,
    산소가스(O2) 및 질소가스(N2)를 포함하는 분위기에서 열처리를 실시하여 상기 고전압 영역에 필드 절연층이 형성되도록 하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  19. 제13항에 있어서,
    상기 반도체기판을 열처리하는 단계는 질소가스(N2) 분위기에서 실시하고,
    산소가스(O2) 분위기에서 추가로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.
  20. 제13항에 있어서,
    상기 드리프트 영역 및 바디영역을 형성하는 단계 전에,
    상기 반도체기판의 바이폴라 및 이중 확산 모스 소자가 형성될 영역에 제2 도전형의 매몰층을 형성하는 단계와,
    상기 매몰층이 형성된 반도체기판 상부에 제1 도전형의 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 BCDMOS 소자의 제조방법.


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