CN103247623B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了具有双极晶体管、CMOS晶体管、漏极延伸MOS晶体管以及双扩散MOS晶体管的半导体器件。半导体器件包括：半导体衬底，所述半导体衬底包括形成逻辑器件的逻辑区和形成高功率器件的高电压区；沟槽，所述沟槽在半导体衬底中；隔离层，所述隔离层在各个沟槽中；以及至少一个场绝缘层，所述至少一个场绝缘层被设置在高电压区中的半导体衬底的表面处。所述至少一个场绝缘层是包括第一部分和第二部分的硅局部氧化LOCOS层，所述第一部分延伸进入半导体衬底中，所述第二部分从半导体衬底的顶表面向上突出。本发明还提供了相关的方法。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年2月3日向韩国知识产权局提交的申请号为10-2012-0011487的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例总体而言涉及半导体器件及其制造方法，更具体而言，涉及包括双极晶体管、CMOS晶体管以及DMOS晶体管的半导体器件及其制造方法。
背景技术
包括双极晶体管（bipolar transistor）、互补金属氧化物半导体（complementarymetal-oxide-semiconductor，CMOS）晶体管和双扩散金属氧化物半导体（double diffusedmetal-oxide-semiconductor，DMOS）晶体管的半导体器件可以被称作为BCDMOS器件。BCDMOS器件可以具有如下一些优点：由双极晶体管带来的高频率和高电压操作特性、由CMOS晶体管带来的低功耗和高集成密度以及由每个DMOS晶体管的漏极与源极之间的低导通电阻带来的良好的功率可控性。即，BCDMOS器件可以包括具有大的驱动电流的高功率电路和具有低功耗的逻辑电路。然而，BCDMOS器件的制造会需要复杂的工艺技术和大量的光学掩模。因而，会增加BCDMOS器件的制造成本。因此，仍需要多种用于形成BCDMOS器件的工艺技术来降低制造成本，并改善其性能。
已经持续研发了BCDMOS器件来满足构成逻辑电路的CMOS晶体管的高集成密度和构成高电压电路的DMOS晶体管的低导通电阻这两个要求。需要较窄和较深的隔离层来增加逻辑电路的集成密度。相比之下，需要具有场极板的较平缓且较浅的场氧化物层来减小DMOS晶体管例如，横向双扩散金属氧化物半导体（lateral double diffused metal-oxide-semiconductor，LDMOS）晶体管的导通电阻。在现有的电源管理集成电路（powermanagement integrated circuit，PMIC）中所利用的逻辑电路可以具有较简单的配置。因而，现有的PMIC的工艺发展集中于LDMOS晶体管，而不是CMOS晶体管。即，已经研发了现有的BCDMOS器件来减小LDMOS晶体管的导通电阻。例如，可以广泛地利用具有较平缓倾斜的侧壁的浅沟槽来减小LDMOS晶体管的导通电阻。
随着PMIC的功能变得愈加复杂，逻辑电路所占据的面积逐渐增大。因而，当将前述隔离技术应用于制造供实现逻辑电路用的CMOS晶体管时，包括逻辑电路的BCDMOS器件的芯片尺寸会增大。因此，需要共同适用于CMOS晶体管和LDMOS晶体管的新工艺技术，以改善CMOS晶体管的集成密度和LDMOS晶体管的导通电阻。
发明内容
各个实施例涉及包括双极晶体管、CMOS晶体管以及LDMOS晶体管的半导体器件。
此外，各个实施例涉及制造包括双极晶体管、CMOS晶体管和LDMOS晶体管的半导体器件的方法。
根据各个实施例，一种半导体器件包括：半导体衬底，所述半导体衬底具有形成逻辑器件的逻辑区和形成高功率器件的高电压区；沟槽，所述沟槽在半导体衬底中；隔离层，所述隔离层在各个沟槽中；以及至少一个场绝缘层，所述至少一个场绝缘层被设置在高电压区中的半导体衬底的表面处。所述至少一个场绝缘层是硅局部氧化（local oxidationof silicon，LOCOS）层，所述LOCOS层包括延伸进入半导体衬底的第一部分和从半导体衬底的顶表面向上突出的第二部分。
在各个实施例中，场绝缘层的第一部分可以具有与场绝缘层的总厚度的约40%相对应的第一厚度，而场绝缘层的第二部分可以具有与场绝缘层的总厚度的约60%相对应的第二厚度。
在各个实施例中，每个隔离层可以包括高密度等离子体（high density plasma，HDP）氧化物层、旋涂玻璃（spin-on-glass，SOG）层或正硅酸乙酯硅酸盐（tetra-ethyl-ortho-silicate，TEOS）层。
在各个实施例中，逻辑器件可以包括CMOS晶体管和双极晶体管，并且高功率器件可以包括漏极延伸MOS（drain extension MOS，DEMOS）晶体管和双扩散MOS（doublediffused MOS，DMOS）晶体管。
在各个实施例中，所述至少一个场绝缘层可以被设置在半导体衬底中所形成的第一导电类型的漂移区的表面处。DMOS晶体管可以包括：第二导电类型的本体区，所述第二导电类型的本体区被设置在半导体衬底中与漂移区间隔开；第一导电类型的源极，所述第一导电类型的源极被设置在本体区中；第一导电类型的漏极，所述第一导电类型的漏极被设置在漂移区中与场绝缘层的端部相邻；以及栅图案，所述栅图案被设置成与本体区重叠，并且延伸到场绝缘层上。
在各个实施例中，所述至少一个场绝缘层可以被设置在半导体衬底中所形成的第一导电类型的第一阱的表面处。DEMOS晶体管可以包括：第二导电类型的第二阱，所述第二导电类型的第二阱被设置在半导体衬底中以包围第一阱的侧壁；栅图案，所述栅图案被设置成与第二阱重叠并且延伸到场绝缘层上；源极，所述源极被设置在第二阱中与栅图案的端部相邻；以及漏极，所述漏极被设置在第一阱中以与场绝缘层的端部相邻，所述漏极与所述源极相对置。
根据另外的实施例，一种制造半导体器件的方法包括以下步骤：在包括形成逻辑器件的逻辑区和形成高功率器件的高电压区的半导体衬底上形成沟槽隔离掩模；在由沟槽隔离掩模暴露出的半导体衬底中形成沟槽隔离层；将沟槽隔离掩模图案化以形成暴露出半导体衬底的至少一部分的场掩模图案；将包括场掩模图案的衬底退火并氧化，以使隔离层致密并在暴露出的半导体衬底的表面处形成高功率器件的至少一个场绝缘层；去除场掩模图案；在半导体衬底中形成第一导电类型的第一阱和第二导电类型的第二阱；以及在包括第一阱和第二阱的衬底上形成逻辑器件和高功率器件的栅图案。
在各个实施例中，形成沟槽隔离掩模的步骤可以包括以下步骤：在半导体衬底上形成衬垫氧化物层，在衬垫氧化物层上形成氮化物层，以及将氮化物层和衬垫氧化物层图案化以暴露出半导体衬底的部分。
在各个实施例中，形成沟槽隔离层的步骤可以包括以下步骤：利用沟槽隔离掩模作为刻蚀掩模来刻蚀半导体衬底以形成沟槽，在沟槽隔离掩模上和在沟槽中形成绝缘层，以及将绝缘层平坦化。
在各个实施例中，可以利用化学机械抛光（CMP）工艺来将绝缘层平坦化，并且沟槽隔离掩模可以在绝缘层的平坦化之后保留成具有约至约的厚度。
在一些实施例中，可以在包括氧气和氮气的气体氛围中执行将衬底退火和氧化的步骤。
在各个实施例中，将衬底退火和氧化的步骤可以包括：在氮气中将衬底退火，并且在氧气中将退火的衬底氧化。
根据另外的实施例，一种制造半导体器件的方法包括以下步骤：提供具有双极晶体管区、CMOS晶体管区、漏极延伸MOS晶体管区以及双扩散MOS晶体管区的第一导电类型的半导体衬底；在双扩散MOS晶体管区的半导体衬底中，形成彼此间隔开的第二导电类型的漂移区和第一导电类型的本体区；在包括漂移区和本体区的衬底上形成沟槽隔离掩模；在由沟槽隔离掩模暴露出的半导体衬底的部分中形成沟槽隔离层；将沟槽隔离掩模图案化以形成暴露出漂移区的部分的场掩模图案；将包括场掩模图案的衬底退火并氧化，以使沟槽隔离层致密并且在暴露出的漂移区的表面处形成场绝缘层；去除场掩模图案；在半导体衬底中形成第一导电类型的第一阱和第二导电类型的第二阱；以及在包括第一阱和第二阱的衬底上形成栅图案。
在各个实施例中，所述方法还包括以下步骤：在形成漂移区和本体区之前，在半导体衬底上形成第一导电类型的半导体层；形成位于从半导体层的顶表面预定深度处的第二导电类型的深阱；以及在漏极延伸MOS晶体管区的半导体层中，形成第一导电类型的第一高电压阱和第二导电类型的第二高电压阱。漂移区和本体区可以形成在双扩散MOS晶体管区的半导体层中。
在各个实施例中，第一导电类型的半导体层可以由外延层形成。
在各个实施例中，形成沟槽隔离层的步骤可以包括以下步骤：利用沟槽隔离掩模作为刻蚀掩模来刻蚀半导体衬底以形成沟槽；在沟槽隔离掩模上和在沟槽中形成绝缘层；以及将绝缘层平坦化。
在各个实施例中，可以利用化学机械抛光（CMP）工艺将绝缘层平坦化，并且在绝缘层的平坦化之后沟槽隔离掩模可以保留成具有约至的厚度。
在一些实施例中，可以在包括氧气和氮气的气体氛围中执行将衬底退火和氧化的步骤。
在各个实施例中，将衬底退火和氧化的步骤可以包括：在氮气中将包括场掩模图案的衬底退火，以及在氧气中将退火的衬底氧化。
在各个实施例中，在形成漂移区和本体区的步骤之前执行以下步骤：在双极晶体管区和双扩散MOS晶体管区中的半导体衬底上形成第二导电类型的掩埋层；以及在掩埋层和半导体衬底上形成第一导电类型的半导体层。漂移区和本体区可以形成在半导体层中。
附图说明
结合附图和所附详细描述，本发明构思的实施例将会变得更加明显。
图1是说明根据各个实施例的BCDMOS器件的截面图。
图2至图10是说明制造根据各个实施例的BCDMOS器件的方法的截面图。
具体实施方式
在下文中，将参照附图更全面地描述各个实施例。在解释各个实施例时，相同的或相应的元件可以由相同的附图标记或相同的附图符号来表示。
图1是说明根据各个实施例的BCDMOS晶体管的截面图。
参见图1，根据各个实施例的BCDMOS器件可以包括双极晶体管区100A、CMOS晶体管区100B、漏极延伸N沟道MOS（drain extended N-channel MOS，DENMOS）晶体管区100C以及横向双扩散N沟道MOS（lateral double diffused N-channel MOS，LDNMOS）晶体管区100D。
在双极晶体管区100A中可以设置有n-p-n双极晶体管。n-p-n双极晶体管可以被配置成包括p型基极B、n型发射极E以及n型集电极C，它们被沟槽隔离层122彼此分隔开。
在CMOS晶体管区100B中可以设置有NMOS晶体管和PMOS晶体管。NMOS晶体管可以包括：n型源极S和n型漏极D，所述n型源极S和n型漏极D彼此间隔开并且形成在p型阱（PW）128B中；以及栅极140B-1，所述栅极140B-1被设置在n型源极（n+）S与n型漏极（n+）D之间的p型阱128B上。PMOS晶体管可以包括：p型源极（p+）S和p型漏极（p+）D，所述p型源极（p+）S和p型漏极（p+）D彼此间隔开并且形成在n型阱（NW）126B中；以及栅极140B-2，所述栅极140B-2被设置在p型源极S与p型漏极D之间的n型阱126B上。当从图1的截面图观察时，NMOS晶体管和PMOS晶体管可以被设置成相对于NMOS晶体管与PMOS晶体管之间的线是对称的。
在DENMOS晶体管区100C中可以设置有漏极延伸NMOS晶体管。漏极延伸NMOS晶体管可以包括：沟槽隔离层122，所述沟槽隔离层122限定出有源区；场绝缘层124C，所述场绝缘层124C被设置在有源区的一部分中和上；栅极140C，所述栅极140C覆盖有源区的一部分，并且延伸到场绝缘层124C上；源极S（n+），所述源极S（n+）被设置在有源区中以与栅极140C的端部相邻；以及漏极D（n+），所述漏极D（n+）被设置成与场绝缘层124C的端部相邻，与源极S（n+）相对置。
在LDNMOS晶体管区100D中可以设置有LDNMOS晶体管。LDNMOS晶体管可以包括：沟槽隔离层122，所述沟槽隔离层122在LDNMOS晶体管区100D中限定出有源区；n型漂移区116，所述n型漂移区116被设置在半导体衬底100中；p型本体区118，所述p型本体区118与n型漂移区116间隔开；n型源极S，所述n型源极S被设置在p型本体区118中；n型漏极D，所述n型漏极D被设置在n型漂移区116中；场绝缘层124D，所述场绝缘层124D被设置在n型漂移区116的一部分中和上，以与n型漏极D相邻；以及栅极140D，所述栅极140D覆盖n型源极S与漏极D之间的有源区，并且延伸到场绝缘层124D上。
DENMOS晶体管区100C中的场绝缘层124C和LDNMOS晶体管区100D中的场绝缘层124D可以利用硅局部氧化（LOCOS）工艺来形成。在这种情况下，可以将每个场绝缘层124C和124D的第一部分（约40vol.%）形成在衬底100中，并且可以将每个场绝缘层124C和124D的第二部分（约60vol.%）形成为从衬底100的初始顶表面突出。即，可以将场绝缘层124C（或124D）的第一部分形成为具有与场绝缘层124C（或124D）的总厚度的约40%相对应的厚度，并且可以将场绝缘层124C（或124D）的第二部分形成为具有与场绝缘层124C（或124D）的总厚度的约60%相对应的厚度。
可以将沟槽隔离层122设置成与有源区相互电隔离。在各个实施例中，可以设置沟槽隔离层122来增加形成在CMOS晶体管区100B中的逻辑电路的集成密度。沟槽隔离层122可以包括广泛用于半导体器件的制造中的绝缘层。例如，沟槽隔离层122可以包括高密度等离子体（high density plasma，HDP）氧化物层、旋涂玻璃（spin-on-glass，SOG）层或正硅酸乙酯硅酸盐（tetra-ethyl-ortho-silicate，TEOS）层。
如上所述，BCDMOS器件可以包括用作器件隔离层的沟槽隔离层122以及用作高功率器件的场绝缘层的LOCOS场绝缘层124C和124D。沟槽隔离层122可以被形成为深且窄。因而，沟槽隔离层122可以呈现出良好的隔离特性，并且可以增加形成在衬底100中和衬底100上——具体地，形成在CMOS晶体管区100B中——的逻辑电路的集成密度。
另外，如上所述，可以利用LOCOS工艺来形成设置在高功率器件区，例如DENMOS晶体管区100C和LDNMOS晶体管区100D的场绝缘层124C和124D。在这种情况下，可以将每个场绝缘层124C和124D形成为包括第一部分和第二部分，所述第一部分被设置在衬底100中，具有与每个场绝缘层124C和124D的总厚度的约40%相对应的第一厚度，所述第二部分被设置在衬底100上，具有与每个场绝缘层124C和124D的总厚度的约60%相对应的第二厚度。在诸如LDMOS晶体管的高功率器件中，会施加约30伏特至约60伏特的高电压到高功率器件。因此，场绝缘层124C和124D的厚度应当足以承受约30伏特至约60伏特的高电压，而没有任何电介质击穿现象。根据各个实施例，即使可以将场绝缘层124C和124D形成为具有足够的厚度来承受高电压而没有任何电介质击穿，在衬底100中仍可以只生长每个场绝缘层124C和124D的仅约40%的部分。另外，因为场绝缘层124C和124D可以利用LOCOS工艺形成，所以每个场绝缘层124C和124D的下边缘可以由于鸟嘴效应（bird’s beak）而具有倒圆的形状。因而，在场绝缘层124D之下的n型漂移区116中的横向电流路径可以具有较大的截面积和较短的长度。结果，可以将诸如LDNMOS晶体管的高功率器件的导通电阻最小化。
另外，可以利用热氧化工艺来形成场绝缘层124C和124D。因而，场绝缘层124C和124D可以具有一致的厚度，并且可以将场绝缘层124C和124D中的陷阱密度最小化。结果，高功率器件可以呈现出稳定的电学特性和/或与热载流子注入（hot carrier injection，HCI）相关的良好的可靠性，并且可以在随后的工艺步骤中稳定地执行预清洁（pre-cleaning）工艺。
图2至图10是说明制造根据各个实施例的BCDMOS器件的方法的截面图。可以修改各个实施例，使得本文说明的元件包括它们的互补元件。然而，出于容易且方便地解释的目的，在下文中将结合p型器件和n型器件中的任何一种来描述以下实施例。
参见图2，可以提供第一导电类型的半导体衬底100，例如p型半导体衬底。半导体衬底100可以包括双极晶体管区100A、CMOS晶体管区100B、漏极延伸N沟道MOS（DENMOS）晶体管区100C以及横向双扩散N沟道MOS（LDNMOS）晶体管区100D。可以在双极晶体管区100A中形成n-p-n双极晶体管，并且可以在CMOS晶体管区100B中形成包括NMOS晶体管和PMOS晶体管的CMOS电路。另外，可以在DENMOS晶体管区100C中形成漏极延伸N沟道MOS（DENMOS）晶体管，并且可以在LDNMOS晶体管区100D中形成横向双扩散N沟道MOS（LDNMOS）晶体管。
随后，可以在半导体衬底100上形成氧化物图案102和光致抗蚀剂图案104。具体地，可以在半导体衬底100上顺序形成氧化物层和光致抗蚀剂层。光致抗蚀剂层可以利用光刻工艺曝光并且显影，由此形成光致抗蚀剂图案104。光致抗蚀剂图案104可以用作后续工艺中的刻蚀掩模和/或离子注入掩模。然后利用光致抗蚀剂图案104作为刻蚀掩模来刻蚀氧化物层，由此形成氧化物图案102。结果，可以将氧化物图案102和光致抗蚀剂图案104形成为具有暴露出半导体衬底100的一些部分的开口105A和105D。即，可以在双极晶体管区100A中形成开口105A，并且可以在LDNMOS晶体管区100D中形成开口105D。
可以利用光致抗蚀剂图案104作为注入掩模来将N型杂质离子NI注入到半导体衬底100中，由此形成n型杂质区201A和201D。可以分别在双极晶体管区100A和LDNMOS晶体管区100D中形成n型杂质区201A和201D。n型杂质离子NI可以包括砷离子。在其它的各个实施例中，可以在刻蚀氧化物层之前，利用光致抗蚀剂图案104作为注入掩模来形成n型杂质区201A和201D。
参见图3，可以去除光致抗蚀剂图案104，并且可以将扩散工艺应用于去除了光致抗蚀剂图案104的衬底。结果，可以使n型杂质区201A和201D中的n型杂质离子NI扩散，以分别在双极晶体管区100A和LDNMOS晶体管区100D中形成n型掩埋层（n-type buried layer，NBL）106A和106D。
随后，可以去除氧化物层或氧化物图案102以暴露出半导体衬底100和n型掩埋层106A和106D。然后可以在暴露出的半导体衬底100和暴露出的n型掩埋层106A和106D上生长p型外延层108。可以在p型外延层108中形成深的n阱（Deep n-well，DNW）110A和110D。即，可以在从p型外延层108的顶表面的特定深度处形成深的n阱110A和110D。深的n阱110A和110D可以利用与形成n型掩埋层106A和106D的方法相似的方式来形成。即，可以在p型外延层108上顺序形成氧化物层和光致抗蚀剂层，并且可以将光致抗蚀剂层图案化以形成具有暴露出氧化物层的一些部分的开口。然后可以利用光致抗蚀剂图案作为离子注入掩模将N型杂质离子注入p型外延层108中，由此形成深的n阱110A和110D。可以在形成深的n阱110A和110D之后去除光致抗蚀剂图案和氧化物层。可以分别在n型掩埋层106A和106D之上形成深的n阱110A和110D。具体地，当从俯视图观察时，深的n阱110A可以被形成为覆盖n型掩埋层106A的边缘。
参见图4，可以在p型外延层108中形成高电压p阱112A和112C以及高电压n阱114A、114C以及114D。另外，可以在p型外延层108上顺序形成第一氧化物层和第一光致抗蚀剂层，并且可以将第一光致抗蚀剂层图案化以形成第一光致抗蚀剂图案。另外，可以利用第一光致抗蚀剂图案作为刻蚀掩模来刻蚀第一氧化物层，由此形成第一氧化物图案。在一个实施例中，可以省略用于形成第一氧化物图案的刻蚀步骤。可以将第一光致抗蚀剂图案形成为具有位于双极晶体管区100A和DENMOS晶体管区100C中的开口。可以利用第一光致抗蚀剂图案作为离子注入掩模来将N型杂质离子，例如磷离子注入到p型外延层108中，然后可以去除第一光致抗蚀剂图案和第一氧化物图案（或第一氧化物层）。可以在p型外延层108上顺序形成第二氧化物层和第二光致抗蚀剂层，并且可以将第二光致抗蚀剂层图案化以形成第二光致抗蚀剂图案。另外，可以利用第二光致抗蚀剂图案作为刻蚀掩模来刻蚀第二氧化物层，由此形成第二氧化物图案。在一个实施例中，可以省略用于形成第二氧化物图案的刻蚀步骤。可以将第二光致抗蚀剂图案形成为具有位于双极晶体管区100A、DENMOS晶体管区100C以及LDNMOS晶体管区100D中的开口。可以利用第二光致抗蚀剂图案作为离子注入掩模来将P型杂质离子，例如硼离子注入到p型外延层108中。
随后，可以去除第二光致抗蚀剂图案，并且可以将扩散工艺应用到去除了第二光致抗蚀剂图案的衬底。结果，可以使p型外延层108中的n型杂质离子和p型杂质离子扩散以形成高电压p阱112A和112C以及高电压n阱114A、114C以及114D。可以在双极晶体管区100A中的n型掩埋层106A的中心部分之上形成高电压p阱112A，并且可以在DENMOS晶体管区100C中形成高电压p阱112C。另外，可以形成高电压n阱114A以包围高电压p阱112A的侧壁，并且可以形成高电压n阱114C以与高电压p阱112C的侧壁接触。另外，在用于形成高电压p阱112A和112C以及高电压n阱114A、114C以及114D的扩散工艺期间，可以形成深的n阱110A和110D以分别与n型掩埋层106A和106D的边缘接触，并且可以形成高电压n阱114A和114D以分别与深的n阱110A和110D的顶表面接触。
参见图5，可以在LDNMOS晶体管区100D中形成n型漂移区116和p型本体区118。另外，可以在p型外延层108上形成第一离子注入掩模，并且利用第一离子注入掩模将诸如磷离子的n型杂质离子注入到p型外延层108中，以在LDNMOS晶体管区100D中形成n型漂移区116。在形成n型漂移区116之后，可以去除第一离子注入掩模，并且可以在p型外延层108上形成第二注入掩模。可以利用第二离子注入掩模将诸如硼离子的P型杂质离子注入到p型外延层108中，以形成与n型漂移区116相邻的p型本体区118。第一离子注入掩模和第二离子注入掩模可以由光致抗蚀剂层形成。
参见图6，可以在包括p型本体区118的衬底上形成隔离掩模图案。形成隔离掩模图案的步骤可以包括：在包括p型本体区118的衬底上顺序层叠衬垫氧化物层和氮化物层120，以及刻蚀氮化物层120和衬垫氧化物层以暴露出包括p型本体区118的衬底的部分。
然后利用图案化的氮化物层120作为刻蚀掩模来刻蚀暴露出的衬底，由此形成具有特定深度的沟槽。可以在双极晶体管区100A、CMOS晶体管区100B、DENMOS晶体管区100C以及LDNMOS晶体管区100D中形成沟槽。
可以在沟槽中和在沟槽的外部的衬底上形成绝缘层。用于大体填充沟槽的绝缘层可以由高密度等离子体（HDP）氧化物层、旋涂玻璃（SOG）层或正硅酸乙酯硅酸盐（TEOS）层来形成。可以将绝缘层平坦化以在沟槽中形成隔离层122。可以利用化学机械抛光（CMP）工艺来执行形成隔离层122的平坦化工艺。可以执行CMP工艺直到暴露出构成隔离掩模图案的图案化的氮化物层120（例如，氮化物图案）。在CMP工艺期间，可以将隔离掩模图案的图案化的氮化物层120刻蚀一定的深度。因而，可以控制并执行CMP工艺使得剩余的氮化物图案120具有约700埃至约的厚度。剩余的氮化物图案120可以在后续的用于形成LDNMOS晶体管的场绝缘层的工艺中用作抗氧化掩模。
参见图7A，可以利用光刻工艺将剩余的氮化物图案120图案化，由此形成场掩模图案120A。可以形成场掩模图案120A以暴露出LDNMOS晶体管区100D中的n型漂移区116的部分以及DENMOS晶体管区100C中的高电压n阱114C的部分。随后，可以将包括场掩模图案的衬底退火以使沟槽中的隔离层122致密。可以在包括氮气和氧气的气体氛围中，在约800℃至约1000℃的温度下，执行用于使隔离层122致密的退火工艺约30分钟至约90分钟。
在退火工艺期间，可以使诸如HDP氧化物层的隔离层122致密。另外，在退火工艺期间，可以将由场掩模图案120A暴露出的n型漂移区116和高电压n阱114C选择性地氧化以在高电压n阱114C上形成场绝缘层124C，并且在n型漂移区116上形成场绝缘层124D。可以将场绝缘层124C和124D形成为约至约的厚度。如上所述，可以利用包括氮气和氧气的气体氛围来同时实现使沟槽隔离层122致密的步骤和形成场绝缘层124C和124D的步骤。然而，本发明构思不限于此。在不同实施例中，可以利用两个单独的退火工艺来实现使沟槽隔离层122致密的步骤和形成场绝缘层124C和124D的步骤。即，可以利用在包括氮气的气体氛围中执行的第一退火工艺来使沟槽隔离层122致密，并且可以利用在包括氧气的气体氛围中执行的第二退火工艺来形成场绝缘层124C和124D。
如上所述，可以通过额外地将用于形成沟槽的氮化物图案120图案化来形成场掩模图案120A。因而，可以将用于形成场掩模图案120A的工艺简化。另外，可以利用LOCOS工艺，在被施加高电压的DENMOS晶体管区100C和LDNMOS晶体管区100D中形成场绝缘层124C和124D。因而，每个场绝缘层124C和124D可以包括第一部分和第二部分，所述第一部分形成在高电压n阱114C（或n型漂移区116）中并具有与每个场绝缘层124C和124D的总厚度的约40%相对应的第一厚度，所述第二部分被形成为从高电压n阱114C（或n型漂移区116）的顶表面向上突出，并且具有与每个场绝缘层124C和124D的总厚度的约60%相对应的第二厚度A。这是由于LOCOS工艺的本性引起的。因此，由于每个场绝缘层124C和124D中只有一部分被形成为延伸进入n型漂移区116（或高电压n阱114C）中，因此在场绝缘层124D之下的n型漂移区116中的横向电流路径可以具有较大的截面积和较短的长度。另外，因为场绝缘层124C和124D可以利用LOCOS工艺来形成，所以每个场绝缘层124C和124D的下边缘会由于鸟嘴效应（bird’sbeak）而具有倒圆的形状。结果，可以将诸如LDNMOS晶体管或DENMOS晶体管的高功率器件的导通电阻最小化。
此外，可以利用热氧化工艺来形成场绝缘层124C和124D。因而，场绝缘层124C和124D可以具有一致的厚度，并且可以将场绝缘层124C和124D中的陷阱密度最小化。结果，高功率器件可以呈现出稳定的电学特性和/或与热载流子注入（HCI）相关的良好的可靠性，并且可以在随后的工艺步骤中稳定地执行预清洁工艺。
参见图8，可以在形成场绝缘层124C和124D之后去除场掩模图案120A。随后，可以在衬底（例如，p型外延层108）中形成n阱（NW）126A、126B及126D和p阱（PW）128A、128B、128C及128D。也可以利用离子注入工艺来形成n阱126A、126B及126D和p阱128A、128B、128C及128D。可以分别在双极晶体管区100A、CMOS晶体管区100B以及LDNMOS晶体管区100D中分别形成n阱126A、126B及126D。可以分别在双极晶体管区100A、CMOS晶体管区100B、DENMOS晶体管区100C以及LDNMOS晶体管区100D中分别形成p阱128A、128B、128C及128D。可以形成n阱126A以减小n-p-n双极晶体管的集电极的串联电阻，并且可以形成n阱126B以提供PMOS晶体管的体区。可以形成p阱128B以提供NMOS晶体管的体区。
参见图9，可以清洁包括n阱126A、126B及126D和p阱128A、128B、128C及128D的衬底，以暴露出隔离层122和场绝缘层124C和124D之间的有源区。可以在经清洁的衬底上顺序形成栅绝缘层和栅导电层（例如，掺杂的多晶硅层）。可以利用光刻工艺和刻蚀工艺将栅导电层和栅绝缘层图案化，由此形成CMOS晶体管的栅极130B+132B、DENMOS晶体管的栅极130C+132C以及LDNMOS晶体管的栅极130D+132D。可以将DENMOS晶体管的栅极130C+132C形成为与高电压p阱112C和场绝缘层124C重叠，并且可以将LDNMOS晶体管的栅极130D+132D形成为大体与p型本体区118和场绝缘层124D重叠。
随后，可以利用栅极130B+132B、130C+132C以及130D+132D作为离子注入掩模将n型杂质离子和p型杂质离子注入到有源区中。结果，可以在双极晶体管区100A中形成p子拾取区134A-1、p型基极（B）134A-2、n型发射极（E）136A-2以及n型集电极（C）136A-1，并且可以在CMOS晶体管区100B中形成p子拾取区134B-1、NMOS晶体管的源极（S）和漏极（D）136B以及PMOS晶体管的源极（S）和漏极（D）134B-2。此外，可以在DENMOS晶体管区100C中形成p型体拾取区134C和DENMOS晶体管的源极/漏极（S，D）136C，以及可以在LDNMOS晶体管区100D中形成LDNMOS晶体管的源极/漏极（S，D）136D-1、p型接地拾取区134D以及n型NBL偏压区136D-2。
参见图10，NMOS晶体管的栅绝缘图案130B和栅导电图案132B可以构成栅图案140B-1，并且PMOS晶体管的栅绝缘图案130B和栅导电图案132B可以构成栅图案140B-2。另外，DENMOS晶体管的栅绝缘图案130C和栅导电图案132C可以构成栅图案140C，并且LDNMOS晶体管的栅绝缘图案130D和栅导电图案132D可以构成栅图案140D。可以在栅图案140B-1、140B-2、140C以及140D的侧壁上形成绝缘间隔件138。可以利用栅图案140B-1、140B-2、140C以及140D作为注入掩模，将N型杂质离子和p型杂质离子注入到相应的有源区中，由此形成重掺杂的源极/漏极区。在形成绝缘间隔件138之前额外地形成轻掺杂的源极/漏极区的情况下，可以将源极/漏极区形成为具有轻掺杂的漏极（lightly doped drain，LDD）结构。随后，可以执行用于形成接触结构和互连线的后端工艺以完成BCDMOS器件。
根据以上阐述的各个实施例，可以通过沟槽隔离技术来形成用于实现逻辑电路的隔离层，并且可以通过LOCOS技术来形成用于实现高功率晶体管的场绝缘层。因而，可以增加逻辑电路的集成密度，并且可以将高功率晶体管的导通电阻最小化。此外，可以利用热氧化工艺来形成场绝缘层。因而，场绝缘层可以具有一致的厚度，并且可以将场绝缘层中的陷阱密度最小化。结果，高功率晶体管可以呈现出稳定的电学特性和/或与热载流子注入（HCI）相关的良好的可靠性，并且可以在随后的工艺步骤中稳定地执行预清洁工艺。
此外，可以通过额外地将用于形成沟槽隔离层的氮化物图案图案化，而不去除氮化物图案，来形成用于形成场绝缘层的场掩模图案。因而，可以简化用于形成场绝缘层的工艺。
出于说明的目的已经公开了本发明构思的不同实施例。本领域技术人员将理解的是，在不脱离所附权利要求所公开的本发明构思的范围和精神的情况下进行各种修改、增加和替换是可以的。

Claims (25)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底包括形成逻辑器件的逻辑区和形成高功率器件的高电压区；
沟槽，所述沟槽在所述半导体衬底中；
隔离层，所述隔离层在相应沟槽中；以及
至少一个场绝缘层，所述至少一个场绝缘层被设置在所述高电压区中的所述半导体衬底的表面处，
其中，所述至少一个场绝缘层是包括第一部分和第二部分的硅局部氧化层，所述第一部分延伸进入所述半导体衬底中，所述第二部分从所述半导体衬底的顶表面向上突出，
其中，所述场绝缘层的第一部分具有与所述场绝缘层的总厚度的40％相对应的第一厚度，以及
其中，所述场绝缘层的第二部分具有与所述场绝缘层的总厚度的60％相对应的第二厚度。
2.如权利要求1所述的半导体器件，其中，所述隔离层中的每个隔离层包括高密度等离子体氧化物层、旋涂玻璃层或正硅酸乙酯硅酸盐层。
3.如权利要求1所述的半导体器件：
其中，所述逻辑器件包括CMOS晶体管和双极晶体管；以及
其中，所述高功率器件包括漏极延伸MOS晶体管即DEMOS晶体管、和双扩散MOS晶体管即DMOS晶体管。
4.如权利要求3所述的半导体器件：
其中，所述至少一个场绝缘层被设置在形成于所述半导体衬底中的第一导电类型的漂移区的表面处；以及
其中，所述DMOS晶体管包括：
第二导电类型的本体区，所述第二导电类型的本体区被设置在所述半导体衬底中与所述漂移区间隔开；
第一导电类型的源极，所述第一导电类型的源极被设置在所述本体区中；
第一导电类型的漏极，所述第一导电类型的漏极被设置在所述漂移区中与所述场绝缘层的端部相邻；以及
栅图案，所述栅图案被设置成与所述本体区重叠，并且延伸到所述场绝缘层上。
5.如权利要求4所述的半导体器件，其中，所述本体区是p型本体区。
6.如权利要求3所述的半导体器件：
其中，所述至少一个场绝缘层被设置在形成于所述半导体衬底中的第一导电类型的第一阱的表面；以及
其中，所述DEMOS晶体管包括：
第二导电类型的第二阱，所述第二导电类型的第二阱被设置在所述半导体衬底中以包围所述第一阱的侧壁；
栅图案，所述栅图案被设置成与所述第二阱重叠，并且延伸到所述场绝缘层上；
源极，所述源极被设置在所述第二阱中与所述栅图案的端部相邻；以及
漏极，所述漏极被设置在所述第一阱中以与所述场绝缘层的端部相邻，所述漏极与所述源极相对置。
7.一种制造半导体器件的方法，所述方法包括以下步骤：
在包括形成逻辑器件的逻辑区和形成高功率器件的高电压区的半导体衬底上形成沟槽隔离掩模；
在由所述沟槽隔离掩模暴露出的半导体衬底中形成沟槽隔离层；
将所述沟槽隔离掩模图案化以形成暴露出所述半导体衬底的至少一部分的场掩模图案；
将包括所述场掩模图案的衬底退火并氧化，以使所述隔离层致密，并且在暴露出的半导体衬底的表面处形成所述高功率器件的至少一个场绝缘层；
去除所述场掩模图案；
在所述半导体衬底中形成第一导电类型的第一阱和第二导电类型的第二阱；以及
在包括所述第一阱和所述第二阱的衬底上形成所述逻辑器件和所述高功率器件的栅图案。
8.如权利要求7所述的方法，其中，所述沟槽隔离层包括高密度等离子体HDP氧化物层、旋涂玻璃层或正硅酸乙酯硅酸盐层。
9.如权利要求7所述的方法，其中，形成所述沟槽隔离掩模的步骤包括以下步骤：
在所述半导体衬底上形成衬垫氧化物层；
在所述衬垫氧化物层上形成氮化物层；以及
将所述氮化物层和所述衬垫氧化物层图案化以暴露出所述半导体衬底的部分。
10.如权利要求7所述的方法，其中，形成所述沟槽隔离层的步骤包括以下步骤：
利用所述沟槽隔离掩模作为刻蚀掩模来刻蚀所述半导体衬底以形成沟槽；
在所述沟槽隔离掩模上和在所述沟槽中形成绝缘层；以及
将所述绝缘层平坦化。
11.如权利要求10所述的方法，其中，利用化学机械抛光CMP工艺来将所述绝缘层平坦化，并且在所述绝缘层的平坦化之后，所述沟槽隔离掩模保留成具有至的厚度。
12.如权利要求7所述的方法，其中，在包括氧气和氮气的气体氛围中执行将所述衬底退火和氧化的步骤。
13.如权利要求7所述的方法，其中，将所述衬底退火和氧化的步骤包括以下步骤：
在氮气中将所述衬底退火；以及
在氧气中将退火的衬底氧化。
14.如权利要求13所述的方法，其中，在800℃至1000℃执行将所述衬底退火和氧化的步骤30分钟至90分钟的持续时间。
15.一种制造半导体器件的方法，所述方法包括以下步骤：
提供包括双极晶体管区、CMOS晶体管区、漏极延伸MOS晶体管区以及双扩散MOS晶体管区的第一导电类型的半导体衬底；
在双扩散MOS晶体管区的半导体衬底中形成彼此间隔开的第二导电类型的漂移区和第一导电类型的本体区；
在包括所述漂移区和所述本体区的衬底上形成沟槽隔离掩模；
在由所述沟槽隔离掩模暴露出的半导体衬底的部分中形成沟槽隔离层；
将所述沟槽隔离掩模图案化以形成暴露出所述漂移区的一部分的场掩模图案；
将包括所述场掩模图案的衬底退火并氧化，以使所述沟槽隔离层致密，并且在暴露出的所述漂移区的表面处形成场绝缘层；
去除所述场掩模图案；
在所述半导体衬底中形成第一导电类型的第一阱和第二导电类型的第二阱；以及
在包括所述第一阱和所述第二阱的衬底上形成栅图案。
16.如权利要求15所述的方法，其中，所述沟槽隔离层包括高密度等离子体氧化物层、旋涂玻璃层或正硅酸乙酯硅酸盐层。
17.如权利要求15所述的方法，还包括以下步骤：
在形成所述漂移区和所述本体区之前，在所述半导体衬底上形成第一导电类型的半导体层；
形成位于距所述半导体层的顶表面预定深度处的第二导电类型的深阱；以及
在所述漏极延伸MOS晶体管区的所述半导体层中，形成第一导电类型的第一高电压阱和第二导电类型的第二高电压阱，
其中，在所述双扩散MOS晶体管区的半导体层中形成所述漂移区和所述本体区。
18.如权利要求15所述的方法，其中，所述本体区是p型本体区。
19.如权利要求17所述的方法，其中，第一导电类型的所述半导体层由外延层形成。
20.如权利要求15所述的方法，其中，形成所述沟槽隔离层的步骤包括以下步骤：
利用所述沟槽隔离掩模作为刻蚀掩模来刻蚀所述半导体衬底以形成沟槽；
在所述沟槽隔离掩模上和在所述沟槽中形成绝缘层；以及
将所述绝缘层平坦化。
21.如权利要求20所述的方法，其中，利用化学机械抛光工艺来将所述绝缘层平坦化，并且在所述绝缘层平坦化之后，所述沟槽隔离掩模保留成具有至的厚度。
22.如权利要求15所述的方法，其中，在包括氧气和氮气的气体氛围中执行将所述衬底退火和氧化的步骤。
23.如权利要求15所述的方法，其中，将所述衬底退火并氧化的步骤包括以下步骤：
在氮气中将包括所述场掩模图案的所述衬底退火；以及
在氧气中将退火的衬底氧化。
24.如权利要求23所述的方法，其中，在800℃至1000℃执行将所述衬底退火和氧化的步骤30分钟至90分钟的持续时间。
25.如权利要求15所述的方法，其中，在形成所述漂移区和所述本体区的步骤之前执行以下步骤：
在所述双极晶体管区和所述双扩散MOS晶体管区中的半导体衬底上形成第二导电类型的掩埋层；以及
在所述掩埋层上和所述半导体衬底上形成第一导电类型的半导体层，
其中，所述漂移区和所述本体区被形成在所述半导体层中。
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