CN102623489B - 半导体器件及制造半导体器件的方法 - Google Patents

半导体器件及制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件及制造半导体器件的方法。形成横向扩散金属氧化物半导体晶体管形成区域中的栅电极、元件隔离膜和漏极区域以及静电放电保护元件形成区域中的栅电极、元件隔离膜和阳极区域，以满足A1≥A2并且B1＜B2的关系，其中，横向扩散金属氧化物半导体晶体管形成区域的栅电极和元件隔离膜的重叠长度为A1，栅电极和漏极区域之间的距离为B1，并且静电放电保护元件形成区域的栅电极和元件隔离膜的重叠长度为A2，栅电极和阳极区域之间的距离为B2。

Description

半导体器件及制造半导体器件的方法
技术领域
本文讨论的实施例涉及一种包括横向扩散金属氧化物半导体(LDMOS)晶体管和静电放电(ESD)保护元件的半导体器件以及制造该半导体器件的方法。
背景技术
迄今为止，化合物半导体元件已经主要用于处理高频带(微波频带)的信号。然而，在最近几年，已经使用形成在半导体基底中的横向扩散金属氧化物半导体(LDMOS)晶体管来取代这些化合物半导体元件。LDMOS晶体管的优势在于：与化合物半导体元件相比，可以以更低的成本制造LDMOS晶体管。此外，LDMOS晶体管的优势还在于：可以相对容易地提高其击穿电压。均在内部包括LDMOS晶体管的半导体器件(集成电路)广泛用于移动电话、无线LAN设备、车载电子设备等中。
此外，存在许多在芯片中包括静电放电(ESD)保护元件的半导体器件，其中ESD保护元件用于防止器件的静电击穿。还开发了实现较高放电性能的晶闸管类型的ESD，其具有与LDMOS晶体管几乎相同的结构。
专利文献1：US专利No.5903032
专利文献2：US专利No.6144070
专利文献3：日本特开No.2001-320047
专利文献4：日文特开No.2002-94063
发明内容
实施例的一个目的是提供一种半导体器件及一种制造半导体器件的方法，所述半导体器件包括LDMOS晶体管和ESD保护元件，所述半导体器件在确保期望特性的同时能够以简单的制造工艺制造并能够实现较高的集成。
根据所公开的技术的一个方案，提供了一种包括LDMOS(横向扩散MOS)晶体管和ESD(静电放电)保护元件的半导体器件。所述LDMOS晶体管包括：第一栅电极，其形成在半导体基底上，绝缘膜介于所述第一栅电极和所述半导体基底之间；第一主体区域，其通过将第一导电类型的杂质注入所述半导体基底而形成，并布置在所述第一栅电极的一个边缘侧；第二导电类型的第一源极区域，其布置在所述第一主体区域的上部中；第一元件隔离膜，其形成在所述半导体基底的上部中，并且被布置成与所述第一栅电极重叠；第一漏极区域，其形成在所述半导体基底的内部，包括所述第二导电类型的杂质，并且被布置在与所述第一元件隔离膜的边缘部分接触并与所述第一栅电极分开的位置；以及第一漂移区域，其形成在所述半导体基底的内部，包括所述第二导电类型的杂质，并且与所述第一主体区域和所述第一漏极区域接触。同时，所述ESD保护元件包括：第二栅电极，其形成在所述半导体基底上，绝缘膜介于所述第二栅电极和所述半导体基底之间；第二主体区域，其形成在所述半导体基底内部，包括所述第一导电类型的杂质，并且被布置在所述第二栅电极的一个边缘侧；所述第二导电类型的第二源极区域，其布置在所述第二主体区域的上部中；第二元件隔离膜，其形成在所述半导体基底的上部中，并且被布置成与所述第二栅电极重叠；阳极区域，其形成在所述半导体基底内部，包括所述第一导电类型的杂质，并且被布置在与所述第二元件隔离膜的边缘部分接触并与所述第二栅电极分开的位置；第三元件隔离膜，其形成在所述半导体基底的上部中，并且被布置为邻近所述阳极区域；第二漏极区域，其形成在所述半导体基底内部，包括所述第二导电类型的杂质，并且与所述第三元件隔离膜接触；以及第二漂移区域，其形成在所述半导体基底内部，包括所述第二导电类型的杂质，并且与所述第二主体区域、所述阳极区域和所述第二漏极区域接触。所述半导体器件具有A1≥A2并且B1＜B2的关系，其中A1表示所述第一栅电极和所述第一元件隔离膜的重叠长度；A2表示所述第二栅电极和所述第二元件隔离膜的重叠长度；B1表示所述第一栅电极和所述第一漏极区域之间的距离；并且B2表示所述第二栅电极与所述阳极区域之间的距离。
根据以上方案的半导体器件，可以同时形成LDMOS晶体管和ESD保护元件，这避免了增加制造工艺数量。此外，所述半导体器件获得了期望的特性，同时抑制了元件区域的扩大。因而，可以获得半导体器件的更高集成。
附图说明
图1是第一实施例的半导体器件的剖面视图；
图2是第一实施例的半导体器件的布局；
图3的视图说明了在LDMOS晶体管形成区域中元件隔离膜和该元件隔离膜上的栅电极的重叠长度A1以及该栅电极的边缘部分和漏极区域之间的距离B1；与在ESD保护元件形成区域中元件隔离膜和该元件隔离膜上的栅电极的重叠长度A2以及该栅电极的边缘区域和阳极区域之间的距离B2之间的关系；
图4是说明ESD保护元件的操作的图；
图5是例示击穿电压与栅电极和元件隔离膜的重叠长度之间的关系的图；
图6A是根据实施例和比较例的半导体器件的剖面视图，图6B是实施例的半导体器件中的ESD保护元件的剖面视图，并且图6C是比较例的半导体器件中的ESD保护元件的剖面视图；
图7是例示了实施例中的ESD保护元件和比较例中的ESD保护元件的击穿电压特性的仿真结果的图；
图8是示出了包括实施例中的半导体器件的电子电路的例子的电路图；
图9A至图9I是示出了制造第一实施例的半导体器件的方法的剖面视图；
图10A至图10D示出了制造第二实施例的半导体器件的方法的剖面视图；
图11是第二实施例的半导体器件的俯视图；
图12A至图12D是示出了制造第三实施例的半导体器件的方法的剖面图；
图13是第三实施例的半导体器件的俯视图；
图14是根据第四实施例的半导体器件的剖面视图；以及
图15是第四实施例的半导体器件的俯视图。
具体实施方式
下文中，将通过参考附图来描述实施例。
(第一实施例)
图1是第一实施例的半导体器件的剖面视图，并且图2是该半导体器件的布局。在下面的描述中，第一导电类型是p型，第二导电类型是n型。然而，第一导电类型可以是n型，而第二导电类型可以是p型。
如图1和图2中所示，元件隔离膜11a形成在p型(第一导电类型)硅半导体基底10的预定区域中，并且限定了LDMOS晶体管形成区域(在附图中表示为LDMOS形成区域：在下文中将应用相同的术语)和ESD保护元件形成区域。LDMOS晶体管形成在LDMOS晶体管形成区域中，并且晶闸管型的ESD保护元件形成在ESD保护元件形成区域中。
首先描述LDMOS晶体管的结构。LDMOS晶体管形成区域被元件隔离膜11a包围。这种LDMOS晶体管形成区域具有通过将n型(第二导电类型)的杂质引入到半导体基底10中而形成的漂移区域14a。此外，在半导体基底10的上部中的预定区域中形成跨越LDMOS晶体管形成区域的元件隔离膜11b。
在半导体基底10上形成栅极绝缘膜17，该栅极绝缘膜17几乎沿着LDMOS晶体管形成区域的中心延伸。栅极绝缘膜17的一部分(在图1中是右侧部分)布置在元件隔离膜11b上。跨越LDMOS晶体管形成区域的栅电极18a以及布置在栅电极18a的宽度方向上的两侧的侧壁21形成在栅极绝缘膜17上。此外，在栅电极18a的上表面上形成硅化物膜25b。
通过引入p型的杂质而形成的主体区域16a布置在栅电极18a在宽度方向的一侧(在图1和图2中是左侧)。通过引入n型的杂质而形成的源极区域19a布置在主体区域16a的上部中。
在源极区域19a的上部中设置了n型的高浓度杂质区域23a，该高浓度杂质区域23a中引入了比源极区域19a中更高浓度的n型的杂质。在主体区域16a的介于n型的高浓度杂质区域23a和元件隔离膜11a之间的上部中设置了p型的高浓度杂质区域22a，高浓度杂质区域22a中引入了比主体区域16a中更高浓度的p型的杂质。
在n型的高浓度杂质区域23a和p型的高浓度杂质区域22a的表面上形成硅化物膜25a。n型的高浓度杂质区域23a和p型的高浓度杂质区域22a通过硅化物膜25a彼此电连接。
在这个实施例中，n型的高浓度杂质区域23a和p型的高浓度杂质区域22a彼此接触，但是可以在这些杂质区域23a、22a之间形成元件隔离膜。这同样可以应用在其它实施例中。
在LDMOS晶体管形成区域中，在元件隔离膜11b和位于其在宽度方向上的对侧(在图1中是右侧)的元件隔离膜11a之间布置了通过引入n类型杂质而形成的漏极区域20a。在漏极区域20a的上部中设置了n类型的高浓度杂质区域23b，该n型的高浓度杂质区域23b中引入了比漏极区域20a中更高浓度的n型的杂质，并且在该n型的高浓度杂质区域23b的表面上形成了硅化物膜25c。
在LDMOS晶体管形成区域中，在半导体基底10的顶部形成了层间绝缘膜27，并且用该层间绝缘膜27覆盖栅电极18a。硅化物膜25a、25b、25c分别通过导电插头(conductive plug)26a、26b、26c连接到位于层间绝缘膜27上的互连线28。
接下来，描述ESD保护元件的结构。ESD保护元件形成区域也被元件隔离膜11a所包围。ESD保护元件形成区域也具有通过将n型的杂质引入到半导体基底10中形成的漂移区域14b。此外，在半导体基底10的上部的预定区域中形成跨越ESD保护元件形成区域的元件隔离膜11c、11d。元件隔离膜11c、11d彼此平行地布置。
在半导体基底10上形成跨越ESD保护元件形成区域的栅极绝缘膜17。将栅极绝缘膜17的一部分(在图1中是右侧)布置在元件隔离膜11c上。在栅极绝缘膜17上形成跨越ESD保护元件形成区域的栅电极18b以及布置在栅电极18b在宽度方向上的两侧的侧壁21。此外，在栅电极18b的上表面形成硅化物膜25e。
通过引入p型杂质而形成的主体区域16b布置在栅电极18b在宽度方向上的一侧(在图1和图2中是左侧)。通过引入n型杂质而形成的源极区域19b布置在主体区域16b的上部中。
在源极区域19b的上部设置了n型高浓度杂质区域23c，该n型高浓度杂质区域23c引入了比源极区域19b中更高浓度的n型杂质。在主体区域16b的位于n型高浓度杂质区域23c和元件隔离膜11a之间的上部中设置了p型高浓度杂质区域22b，该p型高浓度杂质区域22b中引入了比主体区域16b中更高浓度的p型杂质。
在n型高浓度杂质区域23c和p型高浓度杂质区域22b的表面上形成硅化物膜25d。n型高浓度杂质区域23c和p型高浓度杂质区域22b通过该硅化物膜25d与彼此电连接。
在这个实施例中，n型高浓度杂质区域23c和p型高浓度杂质区域22b彼此接触，但是可以在这些杂质区域23c、22b之间形成元件隔离膜。这同样应用于其它实施例。
在ESD保护元件形成区域中，在元件隔离膜11c和元件隔离膜11d之间形成通过引入p型杂质而形成的阳极区域22c。在阳极区域22c的表面形成硅化物膜25f。
在ESD保护元件形成区域中，在元件隔离膜11d和位于其对侧(在图1中是右侧)的元件隔离膜11a之间布置了通过引入n型杂质而形成的漏极区域20b。在漏极区域20b的上部中设置了n型高浓度杂质区域23d，该n型高浓度杂质区域23d中引入了比漏极区域20b中更高浓度的n型杂质，并且在n型高浓度杂质区域23d的表面上形成硅化物膜25g。
在ESD保护元件形成区域中，也在半导体基底10的顶部中形成层间绝缘膜27，并且用该层间绝缘膜27覆盖栅电极18b。硅化物膜25d、25e、25f、25g分别通过导电插头26d、26e、26f、26g电连接到位于中间绝缘膜27上的互连线28。
这里，如图2和图3所示，在LDMOS晶体管形成区域中，A1表示元件隔离膜11b与元件隔离膜11b上的栅电极18a重叠的部分的长度，而B1表示栅电极18a的边缘部分和漏极区域20a之间的距离(即，与基底表面平行的方向上的距离)。此外，在ESD保护元件形成区域中，A2表示元件隔离膜11c与元件隔离膜11c上的栅电极18b重叠的部分的长度，而B2表示栅电极18b的边缘部分与阳极区域22c之间的距离(即，与基底表面平行的方向上的距离)。在这种情况下，本实施例的半导体器件具有A1≥A2并且B1＜B2的关系。
下文中，将更详细地描述具有上述结构的ESD保护元件。例如，如图3中所示的，ESD保护元件中的源极区域19b、主体区域16b和栅电极18b连接到单个端子T1。此外，阳极区域22c和漏极区域20b连接到单个端子T2。例如，端子T1连接到内部电路(包括LDMOS晶体管的电路)的低电势端子，并且端子T2连接到内部电路的高电势端子。
图4是说明ESD保护元件的操作的图，其中电压在横轴上，电流在纵轴上。这里，半导体器件的内部电路中的操作电压(在正常操作中施加在端子T1和端子T2之间的最高电压)由VDD表示，ESD保护元件的操作开始电压由Vt1表示，并且击穿内部电路的电压(下文中称为击穿电压)由VDDMAX表示。重要的是，ESD保护元件的操作开始电压Vt1高于内部电路的操作电压VDD并小于击穿电压VDDMAX。
当施加到内部电路的电压小于操作开始电压Vt1时，ESD保护元件处于断开状态。当由于静电等将更高的电压施加在端子T1和端子T2之间时，ESD保护元件变成导通状态，并且电流流入ESD保护元件。此时，流过ESD保护元件的电流使得端子T1和端子T2之间的电压发生改变。这里，重要的是，即使端子T1和端子T2之间的峰值电压也不超过击穿电压VDDMAX。
当在端子T1和端子T2之间施加电压时，耗尽层(depletion layer)在主体区域16b和漂移区域14b之间扩展，并且耗尽层在漂移区域14b和阳极区域22c之间扩展。因此，更有可能发生穿通(punch-through)。穿通是一种介于主体区域16b和漂移区域14b之间的耗尽层与介于漂移区域14b与阳极区域22c之间的耗尽层彼此连接以使得大电流流入的现象。
用于阻止穿通的一个可能方法是使得ESD保护元件形成区域中的漂移区域14b的杂质浓度高于LDMOS晶体管形成区域中的漂移区域14a的杂质浓度。然而，在这种情况中，由于降低了主体区域16b和漂移区域14b之间的结击穿电压(junctionbreakdown voltage)，所以虽然阻止了穿通，但ESD保护元件的操作开始电压Vt1可能变得小于LDMOS晶体管的操作电压VDD。此外，还引起了另一个问题，即制造工艺的数量的增加。
用于阻止穿通的另一可能的方法是增加主体区域16b和阳极区域22c之间的距离。然而，主体区域16b和阳极区域22c之间的距离的简单增加可能会提高主体区域16b和漂移区域14b之间的结击穿电压，从而使的ESD保护元件的操作开始电压Vt1高于内部电路的击穿电压VDDMAX。另外，这种方法会阻止实现半导体器件的更高集成。
在LDMOS晶体管中，主体区域和漂移区域之间的结击穿电压在很大程度上取决于元件隔离膜与栅电极重叠的部分的长度(重叠长度)。
图5是例示了击穿电压与栅电极和元件隔离膜的重叠长度之间的关系的图，其中击穿电压在垂直轴上，重叠长度在水平轴上。
从图5可以看出，主体区域16a或16b和漂移区域14a或14b之间的结击穿电压取决于栅电极18a或18b和元件隔离膜11b或11c的重叠长度。这是因为，施加到栅电极18a或18b的电压大大地影响了耗尽层在漂移区域14a或14b中的扩展。
当使重叠长度A2大于重叠长度A1(A1＜A2)时，ESD保护元件中的漂移区域14b和主体区域16b之间的结击穿电压变得大于LDMOS晶体管中的漂移区域14a和主体区域16a之间的结击穿电压。因此，在一些情况中，ESD保护元件的操作开始电压Vt1可以变得大于内部电路的击穿电压VDDMAX。
在本实施例中，为了阻止这一点，将ESD保护元件中的栅电极18b和元件隔离膜11c的重叠长度A2设置为等于或略小于LDMOS中的栅电极18a和元件隔离膜11b的重叠长度A2(A1≥A2)。采用这种设置，使得ESD保护元件中的主体区域16b和漂移区域14b之间的结击穿电压等于或略小于LDMOS晶体管中的主体区域16a和漂移区域14a之间的结击穿电压。
在本实施例中，增加了栅电极18b的边缘部分与阳极区域22c之间的距离，以阻止穿通的出现。在一些情况中，根据制造条件，栅电极18b的边缘部分与阳极区域22c之间的距离的增加可能提高主体区域16b和漂移区域14b之间的结击穿电压。然而，与改变栅电极和元件隔离膜的重叠长度的情况相比，这种影响会更小。
如上文所描述的，增加了栅电极18b的边缘部分与阳极区域22c之间的距离。与简单地增加主体区域和阳极区域之间的距离的情况相比，这种增加更能抑制ESD保护元件形成区域的扩大。以这种方式，半导体器件获得了期望的特性，同时实现了较高的集成。
下文中，将与比较例进行比较地说明根据实施例的半导体器件的ESD保护元件的特性。
图6A是实施例和比较例中的半导体器件的LDMOS晶体管的剖面视图，图6B是实施例中的半导体器件的ESD保护元件的剖面视图，并且图6C是比较例中的半导体器件的ESD保护元件的剖面视图。在图6A至图6C中，与图1中的部分相同的部分由相同的附图标记表示。此外，在图6A至图6C中，省略了对硅化物膜、层间绝缘膜等的说明。下文中，实施例中的半导体器件的ESD保护元件简单地称为实施例中的ESD保护元件，并且比较例中的半导体器件的ESD保护元件简单地称为比较例中的ESD保护元件。
实施例和比较例中的半导体器件的ESD保护元件在形状和大小方面相同。在实施例中的ESD保护元件中(参见图6B)，阳极区域22c与元件隔离膜11c、11d接触。另一方面，在比较例中的ESD保护元件中(参见图6C)，因为元件隔离膜11c具有较小的宽度，所以阳极区域22d与元件隔离膜11c分开。实施例中的ESD保护元件和比较例子中的ESD保护元件在其它部分是相同的。
图7是示出了实施例中的ESD保护元件以及比较例中的ESD保护元件的击穿电压特性的仿真结果的图，其中，栅电极和阳极区域之间的距离在水平轴上，并且击穿电压在垂直轴上。这里，在实施例的ESD保护元件和比较例中的ESD保护元件中，栅电极18b和元件隔离膜11c的重叠长度都是0.75μm。图7还例示了LDMOS晶体管的击穿电压特性。在LDMOS晶体管的情况中，水平轴表示栅电极和漏极区域之间的距离。
从图7可以看出，如果将栅电极18b和阳极区域22c之间的距离设置为大约1.0μm或更长，则阻止了实施例中的ESD保护元件产生穿通。相反，当栅电极18b和阳极区域22d之间的距离大约为1.0μm时，比较例中的ESD保护元件产生穿通，因此可能需要将该ESD保护元件构造成在栅电极18b和阳极区域22d之间具有被设置为大约1.5μm或更长的距离以阻止穿通。
这是因为，在比较例中的ESD保护元件中，阳极区域22d与元件隔离膜11c分开，因而与实施例中的ESD保护元件相比，漂移区域14b和阳极区域22d之间的耗尽层更可能向着主体区域16b扩展。
从图7可以看出，即使在改变了栅电极18b和阳极区域22c之间的距离时，实施例中的ESD保护元件也具有几乎恒定的操作开始电压Vt1(＝BVsd)。换句话说，操作开始电压Vt1由栅电极18b和元件隔离膜11c的重叠长度决定，而与栅电极18b与阳极区域22c之间的距离无关。
图8是示出了包括本实施例中的半导体器件的电子电路的例子的电路图。
输出电路30包括p型LDMOS晶体管31a和n型LDMOS晶体管31b。p型LMOS晶体管31a的源极、栅极和主体连接到高电势电源端子33，而n型LMOS晶体管31b的源极、栅极和主体连接到低电势电源端子35。P型LDMOS晶体管31a的漏极和n型晶体管31b的漏极都连接到输出端子34。
第一ESD保护元件32a和第二ESD保护元件32b布置在输出电路30的前级(在端子33、35侧)中。第一ESD保护元件32a连接在高电势电源端子33和输出端子34之间，而第二ESD保护元件32b连接在输出端子34和低电势电源端子35之间。
在图8中，在第一ESD保护元件32a中，节点N1表示阳极区域22c上的硅化物膜25f(参见图1)，并且节点N2表示漏极区域20b上的硅化物膜25g。此外，节点N3表示漂移区域14b，并且节点N4表示主体区域16b。节点N5、N6分别表示p型高浓度杂质区域22b和n型高浓度杂质区域23c上的硅化物膜25d。
晶体管Q1由阳极区域22c、漂移区域14b和主体区域16b形成，而晶体管Q2由漂移区域14b、主体区域16b和源极区域19b形成。此外，电阻器R1由漂移区域14b形成，而电阻器R2由主体区域16b形成。
在图8的电路中，当在高电势电源端子33和输出端子34之间，或者在输出端子34和低电势电源端子35之间施加正常电压(内部电路的操作电压)时，晶体管Q1、Q2处于断开状态。此时，向内部电路(输出电路30和后续电路)供应正常电压。
当由于例如静电等在高电势电源端子33和输出端子34之间，或者在输出端子34和低电势电源端子35之间施加高电压时，开启晶体管Q1、Q2，并且电流流入ESD保护元件31a、31b。这降低了施加到内部电路的电压，并避免了内部电路的击穿。
图9A至图9I的剖面视图按照制造工艺的顺序示出了制造第一实施例的半导体器件的方法。将通过参考这些附图来描述制造第一实施例的半导体器件的方法。
开始，如图9A所示，准备p型硅半导体基底10。然后，通过使用已知的浅沟隔离(STI)方法来在半导体基底10中形成限定LDMOS晶体管形成区域和ESD保护元件形成区域的元件隔离膜11a。同时，在LDMOS晶体管形成区域中形成元件隔离膜11b，并且在ESD保护元件形成区域中形成元件隔离膜11c、11d。
具体地，通过使用光刻方法和蚀刻方法，在半导体基底10中按预定模式形成例如深度为350nm的沟道。然后，将诸如氧化硅或氮化硅的绝缘物质填入这些沟道中，以形成元件隔离膜11a和元件隔离膜11b、11c、11d。
在本实施例中，在LDMOS晶体管形成区域中，元件隔离膜11b和一侧(在图9A中是左侧)的元件隔离膜11a之间的距离是2.8μm，并且元件隔离膜11b和另一侧(在图9A中是右侧)的元件隔离膜11a之间的距离是1.62μm。此外，元件隔离膜11b的宽度是1.5μm。
此外，在本实施例中，在ESD保护元件形成区域中，元件隔离膜11c和一侧(在图9A中是左侧)的元件隔离膜11a之间的距离是2.8μm，并且元件隔离膜11c和元件隔离膜11d之间的距离是1.62μm，并且元件隔离膜11d和另一侧(在图9A中是右侧)的元件隔离膜11a之间的距离是1.62μm。此外，元件隔离膜11c的宽度是3μm，而元件隔离膜11d的宽度是0.24μm。
在如上所述地形成元件隔离膜11a和元件隔离膜11b、11c、11d之后，对半导体基底10的表面进行热氧化，以形成厚度例如为10nm的氧化膜13。
接下来，将说明为了获得图9B中的结构所执行的工艺。在上面的工艺中形成氧化膜13之后，将光刻胶施敷到氧化膜13上，以形成光刻胶膜(未示出)。然后，在光刻胶膜上执行曝光和显影工艺，以在与LDMOS晶体管形成区域和ESD保护元件形成区域相对应的位置处向光刻胶膜提供开口部分。之后，通过开口部分向半导体基底10注入n型杂质离子。
在上面的工艺中，将P(磷)离子作为n型杂质两次注入到半导体基底10中。例如，第一次离子注入条件是注入能量为2.0MeV和剂量为2.5×1012cm-2，第二次离子注入条件是注入能量为500KeV和剂量为1.5×1012cm-2。顺便提及，可以通过执行两次或更多次的上述的离子注入或通过执行一次离子注入来完成向半导提基底10注入离子的工艺。
以这种方式，在LDMOS晶体管形成区域中形成了n型漂移区域14a，并且在ESD保护元件形成区域中形成了n型漂移区域14b。然后，移除光刻胶膜。
下文中，将描述为了获得图9C中的结构所执行的工艺。在上述工艺中形成漂移区域14a、14b之后，将光刻胶施敷到氧化物膜13上，以形成光刻胶膜15。然后，通过曝光和显影工艺来处理光刻胶膜15，并在预定的区域向光刻胶膜15提供开口部分。之后，通过开口部分向半导体基底10(漂移区域14a、14b)注入p型杂质离子。以这种方式，在LDMOS晶体管形成区域中形成p型主体区域16a，并且在ESD保护元件形成区域中形成p型主体区域16b。
在上面的工艺中，通过将B(硼)用作p型杂质来执行三次离子注入。例如，第一次离子注入条件是注入能量为420keV和剂量为1×1013cm-2，第二次离子注入条件是注入能量为150KeV和剂量为5×1012cm-2，并且第三次离子注入条件是注入能量为15KeV和剂量为1×1013cm-2。
注入到各个主体区域16a、16b中的剂量对晶体管的阈值电压具有影响。可以通过执行两次或更多次上述的离子注入或通过执行一次离子注入来完成用于形成主体区域16a、16b的离子注入。
LDMOS晶体管形成区域中的主体区域16a与元件隔离膜11a接触，但是与元件隔离膜11b分开。ESD保护元件形成区域中的主体区域16b也与元件隔离膜11a接触，但是与隔离膜11c分开。
接下来，将描述为了获得图9D中的结构所执行的工艺。在上述工艺中形成主体区域16a、16b之后，移除用于形成主体区域16a、16b的光刻胶膜15。然后，执行温度例如为1000℃的热处理以激活杂质。随后，移除被离子注入等破坏的绝缘膜13。之后，再次对半导体基底10的表面进行热氧化，以形成栅极绝缘膜17。在本实施例中，栅极绝缘膜17的厚度为16nm。
接下来，通过使用CVD方法，在栅极绝缘膜17上形成厚度例如为180nm的多晶硅膜。然后，通过使用光刻方法和蚀刻方法来对多晶硅膜进行构图，从而在LDMOS晶体管形成区域中形成栅电极18a，并在ESD保护元件形成区域中形成栅电极18b。
在该工艺中，形成栅电极18a，使得当从上面观看栅电极18a时，其在宽度方向上的一个端部与主体区域16a重叠，而其另一个端部与元件隔离膜11b重叠。此外，形成栅电极18b，使得当从上面观看栅电极18b时，其一个端部与主体区域16b重叠，而其另一个端部与元件隔离膜11c重叠。
这里，将栅电极18b和元件隔离膜11c的重叠长度设置为等于栅电极18a和元件隔离膜11b的重叠长度。可以将栅电极18b和元件隔离膜11c的重叠长度设置为略小于栅电极18a和元件隔离膜11b的重叠长度。
下文中，将说明为了获得图9E中的结构所执行的工艺。在上述工艺中形成栅电极18a、18b之后，在半导体基底10的顶部形成具有预定图案的开口部分的光刻胶膜(未示出)。然后，然后通过光刻胶膜的开口部分将n型杂质离子注入到半导体基底10中，以形成源极区域19a、19b和漏极区域20a、20b。这里，在注入能量例如为35keV且剂量为3.7×1013cm-2的条件下，通过将P(磷)用作n型杂质来执行离子注入。
在主体区域16a的上部中在从上面观看时邻近于栅电极18a并与元件隔离膜11a分开的位置处，形成源极区域19a。类似地，在主体区域16b的上部中在从上面观看时邻近于栅电极18b并与元件隔离膜11a分开的位置处，形成源极区域19b。
此外，在元件隔离膜11b和元件隔离膜11a之间形成漏极区域20a，并且在元件隔离膜11d和元件隔离膜11a之间形成漏极区域20b。
接下来，将说明为了获得图9F中的结构所执行的工艺。在上述工艺中形成源极区域19a、19b以及漏极区域20a、20b之后，移除用于形成源极区域19a、19b以及漏极区域20a、20b的光刻胶膜。
然后，例如通过使用CVD方法在半导体基底10的整个上侧形成由氧化硅、氮化硅等制成的厚度为100nm的绝缘膜。之后，利用各向异性蚀刻来处理该绝缘膜，并且留下的绝缘膜成为栅电极18a、18b中每一方的两侧的侧壁21。之后，通过蚀刻将栅极绝缘膜的未被栅电极18a、18b和侧壁21覆盖的部分移除。
随后，将说明为了获得图9G中的结构所执行的工艺。在上述工艺中对栅极绝缘膜17进行蚀刻之后，在半导体基底10上形成具有预定图案的开口部分的光刻胶膜(未示出)。之后，通过光刻胶膜的开口部分将p型杂质注入到半导体基底10中，以形成p型高浓度杂质区域22a、22b和阳极区域22c。
在注入能量为5keV且剂量为2×1015cm-2的条件下，通过将B(硼)用作p型杂质来执行这里的离子注入。在LDMOS晶体管形成区域中，在主体区域16a的介于源极区域19a和元件隔离膜11a之间的表面部分上形成p型高浓度杂质区域22a。此外，在ESD保护元件形成区域中，在主体区域16b的介于源极区域19b和元件隔离膜11a之间的表面部分上形成p型高浓度杂质区域22b，并且在元件隔离膜11c和元件隔离膜11d之间形成阳极区域22c。
接下来，将说明为了获得图9中的结构所执行的工艺。在上述工艺中形成p型高浓度杂质区域22a、22b以及阳极区域22c之后，移除用于形成p型高浓度杂质区域22a、22b和阳极区域22c的光刻胶膜。
然后，在形成覆盖半导体基底10的整个上侧的光刻胶膜之后，在光刻胶膜上执行曝光和显影工艺，以在光刻胶膜中提供开口部分。之后，通过开口部分将n型杂质注入到半导体基底10的表面中，以形成n型高浓度杂质区域23a、23b、23c、23d。
在注入能量为5keV且剂量为2×1015cm-2的条件下，通过将P(磷)用作n型杂质来执行这里的离子注入。在源极区域19a的在p型高浓度杂质区域22a和一个侧壁21之间的表面部分中形成n型高浓度杂质区域23a，并且在漏极区域20a的表面部分中形成n型高浓度杂质区域23b。此外，在源极区域19b的介于p型高浓度杂质区域22b和一个侧壁21之间的表面部分中形成n型高浓度杂质区域23c，并且在漏极区域20b的表面部分中形成n型高浓度杂质区域23d。
接下来，将说明为了获得图9I中的接口所执行的工艺。在上述工艺中形成n型高浓度杂质区域23a、23b、23c、23d之后，移除用于形成n型高浓度杂质区域23a、23b、23c、23d的光刻胶膜。然后，执行温度例如为1000℃的热处理以激活杂质。
之后，在半导体基底10的整个上侧形成由Co(钴)等制成的金属膜，并利用热处理来处理该金属膜。通过这种热处理，半导体基底10的表面以及栅电极18a、18b的表面中的硅与金属膜中的金属元素进行反应，以生成硅化物(siliside)。然后，移除留下来的未反应的金属膜。
以这种方式，在LDMOS晶体管形成区域中，在p型高浓度杂质区域22a和n型高浓度杂质区域23a的表面上形成硅化物膜25a，并且在栅电极18a的上表面上形成硅化物膜25b。此外，在n型高浓度杂质区域23b的表面上形成硅化物膜25c。
同时，在ESD保护元件形成区域中，在p型高浓度杂质区域22b和n型高浓度杂质区域23c的表面上形成硅化物膜25d，并且在栅电极18b的上表面上形成硅化物膜25c。此外，在阳极区域22c的表面上形成硅化物膜25f，并且在n型高浓度杂质区域23d的表面上形成硅化物膜25g。
然后，通过使用CVD方法等，在半导体基底10的整个上侧上沉积例如诸如氧化硅或氮化硅之类的绝缘物质，从而形成层间绝缘膜27。层间绝缘膜27可以由单个绝缘膜或由两个或更多个绝缘膜得层叠形成。之后，通过CMP方法对层间绝缘膜27的表面进行抛光(polishing)和平坦化(flattening)。
之后，通过使用光刻方法和蚀刻方法，形成接触孔(contact hall)，所述接触孔分别从层间绝缘膜27向下延伸到硅化物膜25a、25b、25c、25d、25e、25f、25g。然后，将如W(钨)的导电材料填入这些接触孔中，以形成导电插头26a、26b、26c、26d、26e、26f、26g。
然后，在半导体基底10的整个上侧上由铝等形成导电膜，并且之后，通过使用光刻方法和蚀刻方法来对导电膜进行构图。以这种方式，以预定图案形成互连线28的第一层。
随后，反复地执行层间绝缘膜形成工艺、导电插头形成工艺和互连线层形成工艺，以形成多层互连线结构。然后，在多层互连线结构上形成保护膜。之后，通过使用光刻方法和蚀刻方法，来对引出电极(lead electrode)上的保护膜进行蚀刻。以这种方式，完成了根据本实施例的包括LDMOS晶体管和ESD保护元件的半导体器件。
由于LDMOS晶体管和ESD保护元件同时形成，因此本实施例涉及少量的制造工艺。因而，本实施例产生了降低制造成本的效果。
(第二实施例)
图10A到图10D是按照制造工艺的顺序示出制造第二实施例的半导体器件的方法的剖面视图。图11是根据第二实施例的半导体器件的俯视图。
开始，如图10A所示，准备p型硅半导体基底10。然后，按照与第一实施例相同的方法，在半导体基底10中形成元件隔离膜11a，用于限定LDMOS晶体管形成区域和ESD保护元件形成区域。而且同时，在LDMOS晶体管形成区域中形成元件隔离膜11b，并且在ESD保护元件形成区域中形成元件隔离膜11c、11d。然后，对半导体基底10的表面进行热氧化，以形成氧化物膜13。
接下来，将说明为了获得图10B中的结构所执行的工艺。在上面的工艺中形成氧化物膜13之后，在氧化物膜13上形成光刻胶膜(未示出)。然后，通过曝光和显影工艺来处理光刻胶膜，并因而在预定区域中向光刻胶膜提供开口部分。之后，通过开口部分向半导体基底10注入n型杂质离子。
在注入能量为300keV到2.0MeV且剂量为1012cm-2到3×1013cm-2条件下，通过将P(磷)用作n型杂质来之执行此处的离子注入。这种离子注入可以通过执行一次离子注入或者两次或更多次离子注入来完成。
然后，移除光刻胶膜。以这种方式，在LDMOS晶体管形成区域中形成漂移区域34a，并且在ESD保护元件形成区域中形成漂移区域34b。
如图10B所示，LDMOS晶体管形成区域中的漂移区域34a包围着元件隔离膜11b，并且与一侧(在图10B中是左侧)的元件隔离膜11a分开，但是与另一侧(在图10B中是右侧)的元件隔离膜11a接触。
此外，如图10B所示，ESD保护元件形成区域中的漂移区域34b包围着元件隔离膜11c、11d，并且与一侧(在图10B中是左侧)的元件隔离膜11a分开，但是与另一侧(在图10B中是右侧)的元件隔离膜11a接触。
接下来，将说明为了获得图10C中的结构所执行的工艺。在上述工艺中形成漂移区域34a、34b之后，在氧化物膜13上形成光刻胶膜(未示出)，并且通过曝光和显影工艺来处理光刻胶膜，从而在预定区域向光刻胶膜提供开口部分。之后，通过开口部分将p型杂质离子注入到半导体基底10中。由此，在LDMOS半导体形成区域中形成p型主体区域16a，并且在ESD保护元件形成区域中形成p型主体区域16b。
这里，在注入能量为150keV到500keV且剂量为1012cm-2到3×1013cm-2条件下，通过将B(硼)用作p型杂质来将离子注入到半导体基底10中。这种离子注入可以通过执行一次离子注入或者两次或更多次离子注入来完成。
在本实施例中，在LDMOS晶体管形成区域中，在漂移区域34a和位于其一侧(在图10C中是左侧)的元件隔离膜11a之间形成主体区域16a。在ESD保护元件形成区域中，在漂移区域34b和位于其一侧(在图10C中是左侧)的元件隔离膜11a之间形成主体区域16b。
随后，将说明为了获得图10D中的结构所执行的工艺。在上述工艺中形成主体区域16a、16b之后，移除用于形成主体区域16a、16b的光刻胶膜。然后，以与第一实施例相同的方式，执行温度例如为1000℃的热处理以激活杂质。在移除绝缘膜13之后，再次执行热处理，以对基底10的表面进行热氧化，从而形成栅极绝缘膜17。
之后，在栅极绝缘膜17上形成例如由多晶硅制成的栅电极18a、18b。在这种情况中，形成栅电极18a，使得当从上面观看栅电极18a时，其在宽度方向上的一个端部与主体区域16a重叠，而其另一个端部与元件隔离膜11b重叠。同时，形成栅电极18b，使得当从上面观看栅电极18b时，其在宽度方向上的一个端部与主体区域16b重叠，而其另一个端部与元件隔离膜11c重叠。
还是在本实施例中，重要的是，栅电极18b和元件隔离膜11c的重叠长度(在图11中是A2)等于或略小于栅电极18a和元件隔离膜11b的重叠长度(在图11中是A1)(A1≥A2)。此外，同样重要的是，栅电极18b的边缘部分和另一侧上的元件隔离膜11c的边缘部分之间的距离(在图11中是B2)大于栅电极18a的边缘部分与另一侧上的元件隔离膜11b的边缘部分之间的距离(在图11中是B1)(B1＜B2)。
然后，在半导体基底10上形成光刻胶膜，然后通过曝光和显影工艺处理该光刻胶膜，从而在预定区域向该光刻胶膜提供开口部分。之后，通过开口部分将n型杂质离子注入到半导体基底10中，以形成源极区域19a、19b以及漏极区域20a、20b。
在主体区域16a的上部中，在当从上面观看时邻近于栅电极18a并与元件隔离膜11a分开的位置处形成源极区域19a。类似地，在主体区域16b的上部中，在当从上面观看时邻近于栅电极18b并与元件隔离膜11a分开的位置处形成源极区域19b。
同时，在元件隔离膜11b和元件隔离膜11a之间形成漏极区域20a，并且在元件隔离膜11d和元件隔离膜11a之间形成漏极区域20b。
在移除用于形成源极区域19a、19b以及漏极区域20a、20b的光刻胶膜之后，在半导体基底10的整个上侧形成绝缘膜。通过各向异性蚀刻来处理该绝缘膜，以在各栅电极18a、18b的两侧形成侧壁21。之后，通过蚀刻来移除栅极绝缘膜17的未被栅电极18a、18b和侧壁21覆盖的部分。
随后，在半导体基底10上形成光刻胶膜，并通过曝光和显影工艺处理该光刻胶膜，从而在预定区域向该光刻胶膜提供开口部分。之后，通过开口部分将p型杂质离子注入到半导体基底10中，以形成p型高浓度杂质区域22a、22b以及阳极区域22c。
在这种情况中，在LDMOS晶体管形成区域中，在主体区域16a的介于源极区域19a与元件隔离膜11a之间的表面部分中形成p型高浓度杂质区域22a。同时，在ESD保护元件形成区域中，在主体区域16b的介于源极区域19b与元件隔离膜11a之间的表面部分中形成p型高浓度杂质区域22b。在元件隔离膜11c和元件隔离膜11d之间形成阳极区域22c。
在形成p型高浓度杂质区域22a、22b以及阳极区域22c之后，移除用于形成p型高浓度杂质区域22a、22b以及阳极区域22c的光刻胶膜。
然后，在半导体基底10上形成光刻胶膜，然后通过曝光和显影工艺处理该光刻胶膜，从而在预定区域向该光刻胶膜提供开口部分。之后，通过开口部分将n型杂质注入到半导体基底10中，以形成n型高浓度杂质区域23a、23b、23c、23d。
在这种情况中，在源极区域19a的介于p型高浓度杂质区域22a和一个侧壁21之间的表面部分中形成n型高浓度杂质区域23a，并且在漏极区域20a的表面部分中形成n型高浓度杂质区域23b。同时，在源极区域19b的介于p型高浓度杂质区域22b和一个侧壁21之间的表面部分中形成n型高浓度杂质区域23c。在漏极区域20b的表面部分中形成n型高浓度杂质区域23d。
在形成n型高浓度杂质区域23a、23b、23c、23d之后，移除用于形成n型高浓度杂质区域23a、23b、23c、23d的光刻胶膜，然后，执行温度例如为1000℃的热处理以激活杂质。后续的硅化物膜形成工艺、层间绝缘膜形成工艺以及导电插头和互连线形成工艺与第一实施例相同，并且因此在本文省略对它们的描述。
还是在本实施例中，将ESD保护元件中的栅电极18b和元件隔离膜11c的重叠长度A2设置为等于或略小于LDMOS晶体管中的栅电极18a和元件隔离膜11b的重叠长度A1(A1≥A2)。此外，将ESD保护元件中的栅电极18b的边缘部分和阳极区域22c之间的距离B2设置为大于LDMOS晶体管中的栅电极18a的边缘部分与漏极区域20a之间的距离B1(B1＜B2)。
与第一实施例的情况相同，这些设置可以使得ESD保护元件能够阻止内部电路由于静电等被击穿，并且还允许半导体器件实现更高的集成。此外，在本实施例的半导体器件中，LDMOS晶体管和ESD保护元件同时形成，这产生了避免制造工艺数量增加从而降低了制造成本的效果。
(第三实施例)
图12A至图12D是按照制造工艺的顺序示出了制造第三实施例的半导体器件的方法的剖面视图。图13是第三实施例的半导体器件的俯视图。
首先，如图12A所示，准备p型硅半导体基底10。然后，与第一实施例的情况相同，在半导体基底10中形成元件隔离膜11a，以限定LDMOS晶体管形成区域和ESD保护元件形成区域。还是在该工艺中，在LDMOS晶体管形成区域中形成元件隔离膜11b，并且在ESD保护元件区域中形成元件隔离膜11c、11d。然后，对半导体基底10的表面进行热氧化以形成氧化物膜13。
接下来，将说明为了获得图12B中的结构所执行的工艺。在上述工艺中形成氧化物膜13之后，在氧化物膜13上形成光刻胶膜(未示出)。然后，通过曝光和显影工艺来处理光刻胶膜，以在预定区域向光刻胶膜提供开口部分。之后，通过开口部分向半导体基底10注入p型杂质离子。
在该工艺中，在注入能量为150keV至1.0MeV且剂量为1012cm-2到3×1013cm-2条件下，通过将B(硼)用作p型杂质来执行离子注入。这种离子注入可以通过执行一次离子注入或者两次或更多次离子注入来完成。
之后，移除光刻胶膜。以这种方式，在LDMOS晶体管形成区域中形成p型主体区域46a，并且在ESD保护元件形成区域中形成p型主体区域46b。
接下来，将说明为了获得图12C中的结构所执行的工艺。在上述工艺中形成主体区域46a、46b之后，在氧化物膜13上形成光刻胶膜，然后通过曝光和显影工艺来处理光刻胶膜，以在预定区域向光刻胶膜提供开口部分。之后，通过开口部分向主体区域46a、46b注入n型杂质离子，以在LDMOS晶体管形成区域中形成n型漂移区域44a，并在ESD保护元件区域中形成n型漂移区域44b。
如图12C所示，LDMOS晶体管形成区域中的漂移区域44a包围着元件隔离膜11b，并且与一侧(在图12C中是左侧)的元件隔离膜11a分开，但是与另一侧(在图12C中是右侧)的元件隔离膜11a接触。此外，如图12C所示，ESD保护元件形成区域中的漂移区域44b包围着元件隔离膜11c、11d，并且与一侧(在图12C中是左侧)的元件隔离膜11a分开，但是与另一侧(在图12C中是右侧)的元件隔离膜11a接触。
接下来，将说明为了获得图12D中的结构所执行的工艺。在上述工艺中形成漂移区域44a、44b之后，移除用于形成漂移区域44a、44b的光刻胶膜。然后，与第一实施例的情况相同，执行温度例如为1000℃的热处理以激活杂质。然后，移除绝缘膜13，并且再次执行热处理以对基底10的表面进行热氧化，从而形成栅极绝缘膜17。
随后，在栅极绝缘膜17上形成例如由多晶硅制成的栅电极18a、18b。在这种情况中，形成栅电极18a，使得当从上面观看栅电极18a时，其在宽度方向上的一个端部与主体区域46a重叠，而其另一个端部与元件隔离膜11b重叠。同时，形成栅电极18b，使得当从上面观看栅电极18b时，其在宽度方向上的一个端部与主体区域46b重叠，而其另一个端部与元件隔离膜11c重叠。
还是在本实施例中，重要的是，栅电极18b和元件隔离膜11c的重叠长度(在图13中是A2)等于或略小于栅电极18a和元件隔离膜11b的重叠长度(在图13中是A1)(A1≥A2)。此外，同样重要的是，栅电极18b的边缘部分和另一侧上的元件隔离膜11c的边缘部分之间的距离(在图13中是B2)大于栅电极18a的边缘部分与另一侧上的元件隔离膜11b的边缘部分之间的距离(在图13中是B1)(B1＜B2)。
然后，在半导体基底10上形成光刻胶膜，然后通过曝光和显影工艺处理该光刻胶膜，从而在预定区域向该光刻胶膜提供开口部分。之后，通过开口部分将n型杂质离子注入到半导体基底10中，以形成源极区域19a、19b以及漏极区域20a、20b。
在主体区域46a的上部中，在当从上面观看时邻近于栅电极18a并与元件隔离膜11a分开的位置处形成源极区域19a。类似地，在主体区域46b的上部中，在当从上面观看时邻近于栅电极18b并与元件隔离膜11a分开的位置处形成源极区域19b。
同时，在元件隔离膜11b和元件隔离膜11a之间形成漏极区域20a，并且在元件隔离膜11d和元件隔离膜11a之间形成漏极区域20b。
在移除用于形成源极区域19a、19b以及漏极区域20a、20b的光刻胶膜之后，在半导体基底10的整个上侧形成绝缘膜。通过各向异性蚀刻来处理该绝缘膜，以在各栅电极18a、18b的两侧形成侧壁21。之后，通过蚀刻来移除栅极绝缘膜17的未被栅电极18a、18b和侧壁21覆盖的部分。
随后，在半导体基底10上形成光刻胶膜，通过曝光和显影工艺处理该光刻胶膜，从而在预定区域向该光刻胶膜提供开口部分。之后，通过开口部分将p型杂质注入到半导体基底10中，以形成p型高浓度杂质区域22a、22b以及阳极区域22c。
在这种情况中，在LDMOS晶体管形成区域中，在主体区域46a的介于源极区域19a与元件隔离膜11a之间的表面部分中形成p型高浓度杂质区域22a。同时，在ESD保护元件形成区域中，在主体区域46b的介于源极区域19b与元件隔离膜11a之间的表面部分中形成p型高浓度杂质区域22b。在元件隔离膜11c和元件隔离膜11d之间形成阳极区域22c。
然后，在半导体基底10上形成光刻胶膜，然后通过曝光和显影工艺处理该光刻胶膜，从而在预定区域向该光刻胶膜提供开口部分。然后，通过开口部分将n型杂质注入到半导体基底10中，以形成n型高浓度杂质区域23a、23b、23c、23d。
在这种情况中，在源极区域19a的介于n型高浓度杂质区域22a和一个侧壁21之间的表面部分中形成n型高浓度杂质区域23a，并且在漏极区域20a的表面部分中形成n型高浓度杂质区域23b。同时，在源极区域19b的介于n型高浓度杂质区域22b和一个侧壁21之间的表面部分中形成n型高浓度杂质区域23c。在漏极区域20b的表面部分中形成n型高浓度杂质区域23d。
在形成n型高浓度杂质区域23a、23b、23c、23d之后，移除用于形成n型高浓度杂质区域23a、23b、23c、23d的光刻胶膜，然后，执行温度例如为1000℃的热处理以激活杂质。后续的硅化物膜形成工艺、层间绝缘膜形成工艺以及导电插头和互连线形成工艺与第一实施例相同，并且因此在本文省略对它们的描述。
还是在本实施例中，将ESD保护元件中的栅电极18b和元件隔离膜11c的重叠长度A2设置为等于或略小于LDMOS晶体管中的栅电极18a和元件隔离膜11b的重叠长度A1(A1≥A2)。此外，将ESD保护元件中的栅电极18b的边缘部分和阳极区域22c之间的距离B2设置为大于LDMOS晶体管中的栅电极18a的边缘部分与漏极区域20a之间的距离B1(B1＜B2)。
与第一实施例的情况相同，这些设置可以使得ESD保护元件能够阻止内部电路由于静电等被击穿，并且还允许半导体器件实现更高的集成。此外，在本实施例的半导体器件中，LDMOS晶体管和ESD保护元件同时形成，这产生了避免制造工艺数量增加从而降低了制造成本的效果。
(第四实施例)
图14是示出了根据第四实施例的半导体器件的剖面视图。图15是第四实施例的半导体器件的俯视图。在图14和图15中，将相同的附图标记用于与图1和图2中的部分相同的部分，并且省略对它们的详细描述。顺便提一句提及，在图14和图15中，省略了对硅化物膜、层间绝缘膜等的说明。
在半导体基底10中，与第一实施例的情况相同地形成元件隔离膜11a，从而由元件隔离膜11a限定LDMOS晶体管形成区域和ESD保护元件形成区域。此外，在LDMOS晶体管形成区域中形成元件隔离膜11b，在ESD保护元件形成区域中形成元件隔离膜11c、11d。
此外，在LDMOS晶体管形成区域中，形成n型漂移区域14a、p型主体区域16a、n型源极区域19a、n型漏极区域20a、p型高浓度杂质区域22a以及n型高浓度杂质区域23a、23b。同时，在ESD保护元件形成区域中，形成n型漂移区域14b、p型主体区域16b、n型源极区域19b、p型阳极区域22c、n型漏极区域20b、p型高浓度杂质区域22b以及n型高浓度杂质区域23c、23d。
在LDMOS晶体管形成区域中，在半导体基底10上形成矩形环形状的栅电极58a，栅极绝缘膜17介于半导体基底10与栅电极58a之间。如图15所示，以环状将p型高浓度杂质区域22a和n型高浓度杂质区域23a设置在栅电极58b内部。
类似地，在ESD保护元件形成区域中，在半导体基底10上形成矩形环形状的栅电极58b，其中栅极绝缘膜17介于它们之间。如图15中所示出的，在环状的栅电极58b内设置p型高浓度杂质区域22b和n型高浓度杂质区域23c。
还是在本实施例中，将栅电极58b和元件隔离膜11c的重叠长度(在图15中是A2)设置为等于或略小于栅电极58a和元件隔离膜11b的重叠长度(在图15中是A1)(A1≥A2)。此外，将栅电极58b的边缘部分和另一侧上的元件隔离膜11c的边缘部分之间的距离(在图15中是B2)设置为大于栅电极18a的边缘部分与另一侧上的元件隔离膜11b的边缘部分之间的距离(在图15中是B1)(B1＜B2)。
与第一实施例的情况相同，这些设置可以使得ESD保护元件能够阻止内部电路由于静电等被击穿，并且还允许半导体器件实现更高的集成。此外，在本实施例的半导体器件中，LDMOS晶体管和ESD保护元件同时形成，这产生了避免制造工艺数量增加从而降低了制造成本的效果。
此外，在本实施例中，栅电极58a、58b是以环状形成的。由于栅电极58a、58b的偏压，耗尽层以相对较高的浓度在漂移区域14a、14b中扩展。这产生了获得半导体器件的期望的特性(结击穿电压)的有益效果。
此处叙述的全部示例和条件性语言旨在出于教育目的而帮助读者理解本发明以及发明人对现有技术做出贡献的原理，并且应当被解释为不限于如此具体叙述的示例和条件，并且说明书中对这种示例的组织也与展示本发明的优点和缺点无关。尽管已经详细描述了本发明的实施例，但应当理解的是在不偏离本发明的精神和范围的情况下可对其做出各种变化、替换和修改。

Claims (10)

1.一种半导体器件，包括：
横向扩散金属氧化物半导体晶体管；以及
静电放电保护元件，其中，
所述横向扩散金属氧化物半导体晶体管包括：
第一栅电极，其形成在半导体基底上，绝缘膜介于所述半导体基底和所述第一栅电极之间；
第一主体区域，其通过将第一导电类型的杂质注入到所述半导体基底中而形成，并且布置在所述第一栅电极的一个边缘侧；
第二导电类型的第一源极区域，其布置在所述第一主体区域的上部中；
第一元件隔离膜，其形成在所述半导体基底的上部中，并且被布置成与所述第一栅电极重叠；
第一漏极区域，其形成在所述半导体基底内部，包括所述第二导电类型的杂质，并且被布置在与所述第一元件隔离膜的边缘部分接触并与所述第一栅电极分开的位置；以及
第一漂移区域，其形成在所述半导体基底内部，包括所述第二导电类型的杂质，并且与所述第一主体区域和所述第一漏极区域接触，并且
所述静电放电保护元件包括：
第二栅电极，其形成在所述半导体基底上，绝缘膜介于所述半导体基底和所述第二栅电极之间；
第二主体区域，其形成在所述半导体基底内部，包括所述第一导电类型的杂质，并且被布置在所述第二栅电极的一个边缘侧；
所述第二导电类型的第二源极区域，其布置在所述主体区域的上部中；
第二元件隔离膜，其形成在所述半导体基底的上部中，并且被布置成与所述第二栅电极重叠；
阳极区域，其形成在所述半导体基底内部，包括所述第一导电类型的杂质，并且被布置在与所述第二元件隔离膜的边缘部分接触并与所述第二栅电极分开的位置；
第三元件隔离膜，其形成在所述半导体基底的上部中，并且被布置为邻近所述阳极区域；
第二漏极区域，其形成在所述半导体基底内部，包括所述第二导电类型的杂质，并且与所述第三元件隔离膜接触；以及
第二漂移区域，其形成在所述半导体基底内部，包括所述第二导电类型的杂质，并且与所述第二主体区域、所述阳极区域和所述第二漏极区域接触，其中
所述半导体器件具有A1＞A2并且B1＜B2的关系，其中，A1表示所述第一栅电极和所述第一元件隔离膜的重叠长度；A2表示所述第二栅电极和所述第二元件隔离膜的重叠长度；B1表示所述第一栅电极和所述第一漏极区域之间的距离；并且B2表示所述第二栅电极与所述阳极区域之间的距离。
2.根据权利要求1所述的半导体器件，其中，
所述第一元件隔离膜、所述第二元件隔离膜和所述第三元件隔离膜是通过使用浅沟隔离方法形成的氧化物膜。
3.根据权利要求1或2所述的半导体器件，其中，
所述第一主体区域被所述第一漂移区域包围，并且
所述第二主体区域被所述第二漂移区域包围。
4.根据权利要求1或2所述的半导体器件，其中，
所述第一主体区域和所述第一漂移区域在垂直方向上彼此不重叠，并且
所述第二主体区域和所述第二漂移区域在所述垂直方向上彼此不重叠。
5.根据权利要求1或2所述的半导体器件，其中，
所述第一漂移区域被所述第一主体区域包围，并且
所述第二漂移区域被所述第二主体区域包围。
6.根据权利要求1或2所述的半导体器件，其中，
所述第一栅电极和所述第二栅电极都形成为环形。
7.一种制造半导体器件的方法，该方法包括：
在第一导电类型的半导体基底中限定横向扩散金属氧化物半导体晶体管形成区域和静电放电保护元件形成区域，并且在所述横向扩散金属氧化物半导体晶体管形成区域中形成第一元件隔离膜，在所述静电放电保护元件形成区域中形成彼此分开的第二元件隔离膜和第三元件隔离膜；
在所述横向扩散金属氧化物半导体晶体管形成区域中通过将第二导电类型的杂质注入到所述半导体基底中形成第一漂移区域，并且在所述静电放电保护元件形成区域中通过将所述第二导电类型的杂质注入到所述半导体基底中形成第二漂移区域；
在所述横向扩散金属氧化物半导体晶体管形成区域中，通过将所述第一导电类型的杂质注入到所述半导体基底中，在与所述第一元件隔离膜分开的位置处形成第一主体区域，并且在所述静电放电保护元件形成区域中，通过将所述第一导电类型的杂质注入到所述半导体基底中，在与所述第二元件隔离膜和所述第三元件隔离膜分开的位置处形成第二主体区域；
在所述横向扩散金属氧化物半导体晶体管区域中，在所述半导体基底上形成第一栅极绝缘膜，并且在所述静电放电保护元件形成区域中，在所述半导体基底上形成第二栅极绝缘膜；
在所述第一栅极绝缘膜上，在与所述第一主体区域和所述第一元件隔离膜重叠的位置处形成第一栅电极，并且在所述第二栅极绝缘膜上，在与所述第二主体区域和所述第二元件隔离膜重叠的位置处形成第二栅电极；
通过将所述第二导电类型的杂质注入所述横向扩散金属氧化物半导体晶体管形成区域中的所述第一主体区域的上部以及所述第一元件隔离膜与所述横向扩散金属氧化物半导体晶体管形成区域的边缘部分之间的部分中，形成第一源极区域和第一漏极区域，并且通过将所述第二导电类型的杂质注入所述静电放电保护元件形成区域中的所述第二主体区域的上部以及所述第三元件隔离膜与所述静电放电保护元件形成区域的边缘部分之间的部分中，形成第二源极区域和第二漏极区域；以及
通过将所述第一导电类型的杂质注入到所述静电放电保护元件形成区域的介于所述第二元件隔离膜与所述第三元件隔离膜之间的部分中，形成阳极区域，其中
形成所述第一栅电极、所述第一元件隔离膜、所述第一漏极区域、所述第二栅电极、所述第二元件隔离膜和所述阳极区域以满足A1＞A2且B1<B2的关系，其中，A1表示所述第一栅电极和所述第一元件隔离膜的重叠长度；A2表示所述第二栅电极和所述第二元件隔离膜的重叠长度；B1表示所述第一栅电极和所述第一漏极区域之间的距离；并且B2表示所述第二栅电极与所述阳极区域之间的距离。
8.根据权利要求7所述的制造半导体器件的方法，其中，
通过将杂质注入所述第一漂移区域的上部，形成所述第一主体区域，并且
通过将杂质注入所述第二漂移区域的上部，形成所述第二主体区域。
9.根据权利要求7所述的制造半导体器件的方法，其中
与所述第一漂移区域邻近地形成所述第一主体区域，并且
与所述第二漂移区域邻近地形成所述第二主体区域。
10.根据权利要求7所述的制造半导体器件的方法，其中
在形成所述第一主体区域和所述第二主体区域之后，通过将杂质注入所述第一主体区域的上部和所述第二主体区域的上部，形成所述第一漂移区域和所述第二漂移区域。
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