CN104637934B - Esd保护器件 - Google Patents

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Abstract

本发明公开了一种ESD保护器件，包括共用一P型衬底的一LDPMOS结构和一SCR结构；所述LDPMOS其源极和第一P+扩散区接出端共接并接至静电输入端，其栅极与源极和第一P+扩散区接出端共接并接至静电输入端；所述SCR结构的第二N+扩散区和第三P+扩散区与所述LDMOS的源极和第一P+扩散区接出端共接并接至静电输入端；所述SCR结构的第三N+扩散区和第五P+扩散区共接并接至接地端；第四P+扩散区与所述LDPMOS的漏极共接。本发明通过一高压LDPMOS的触发来开启较难触发的SCR结构，达到使触发电压便于调控且ESD泄放能力增强的效果。本发明ESD保护器件的开启电压由开启电压较低的LDPMOS决定，ESD能力由SCR结构决定形成一种易于调节开启电压，比现有SCR结构开启电压低的ESD保护器件。

Description

ESD保护器件
技术领域
本发明涉及半导体领域，特别是涉及一种ESD保护器件。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在多个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科，国际上习惯将用于静电防护的器材统称为ESD。
高压SCR（可控硅）结构因为其强泄放电流能力，常用作高压IO的ESD保护器件。常规的高压SCR结构如图1所示，常规SCR结构一般由做在高压N阱（HVNW）中的接静电端的N+扩散区/P+扩散区和做在高压P阱（HVPW）中的接地端的N+扩散区/P+扩散区组成。这种SCR结构的一般在高压N阱/高压P阱结击穿后触发开启，而高压N阱/高压P阱结的击穿电压较高，因此该SCR结构的触发电压较高而且不容易控制和调节。
发明内容
本发明要解决的技术问题是提供一种易于调节开启电压，比现有SCR结构开启电压低的ESD保护器件。
为解决上述技术问题本发明的ESD保护器件，包括：共用一P型衬底的一LDPMOS（P型横向扩散金属氧化物半导体）结构和一SCR结构；
所述LDPMOS包括：第一高压N阱1上部的第一N+扩散区5作为该LDPMOS的源极，第一高压N阱1上部的第一P+扩散区6作为该LDPMOS的接出端，覆盖于第一高压N阱1和第一高压P阱2上方的多晶硅栅作为LDPMOS的栅极，第一高压P阱2上部的第二P+扩散区8作为该LDPMOS的漏极；
所述SCR结构包括：第二高压N阱3上部的第二N+扩散区9和第三P+扩散区10，第二高压P阱4上部的第四P+扩散区11、第三N+扩散区12和第五P+扩散区13；
所述LDPMOS其源极和第一P+扩散区6接出端共接并接至静电输入端，其栅极与源极和第一P+扩散区6接出端共接并接至静电输入端；
所述SCR结构的第二N+扩散区9和第三P+扩散区10与所述LDMOS的源极和第一P+扩散区6接出端共接并接至静电输入端；
所述SCR结构的第三N+扩散区12和第五P+扩散区13共接并接至接地端；第四P+扩散区11与所述LDPMOS的漏极共接。
本发明通过一高压LDPMOS的触发来开启较难触发的SCR结构，达到使触发电压便于调控且ESD泄放能力增强强的效果。一般LDMOS的击穿电压比其本身结的击穿电压要低，而且LDMOS的击穿电压可以通过飘逸区长度、场板长度等参数调节；并且可以通过栅极（gate）接电阻电容等实现LDMOS的触发电压低于本身的击穿电压，高压SCR结构虽然触发开启电压较高，虽然其本身的ESD能力较强但难于调节。本发明综合了上述两种结构的优点，器件的开启电压由开启电压较低的LDPMOS决定，ESD能力由SCR结构决定。本发明形成一种易于调节开启电压，比现有SCR结构开启电压低的ESD保护器件。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有SCR结构示意图。
图2是本发明一实施例的结构示意图。
图3是本发明实施例的等效电路图。
附图标记说明
Psub 是P型衬底
1 是第一高压N阱
2 是第一高压P阱
3 是第二高压N阱
4 是第二高压P阱
5 是第一N+扩撒区
6 是第一P+扩散区
7 是多晶硅栅极
8 是第二P+扩散区
9 是第二N+扩撒区
10 是第三P+扩散区
11 是第四P+扩散区
12 是第三N+扩撒区
13 是第五P+扩散区
14 是场氧隔离
Rpw 是第二高压P阱的等效电阻
Rnw 是第二高压N阱的等效电阻
E 是静电端
GND 是地
具体实施方式
如图2所示，本发明一实施例，包括：共用一P型衬底Psub的一LDPMOS结构和一SCR结构；
所述LDPMOS包括：第一高压N阱1上部的第一N+扩散区5作为该LDPMOS的源极，第一高压N阱1上部的第一P+扩散区6作为该LDPMOS的接出端，覆盖于第一高压N阱1和第一高压P阱2上方的多晶硅栅作为LDPMOS的栅极，第一高压P阱2上部的第二P+扩散区8作为该LDPMOS的漏极；
所述SCR结构包括：第二高压N阱3上部的第二N+扩散区9和第三P+扩散区10，第二高压P阱4上部的第四P+扩散区11、第三N+扩散区12和第五P+扩散区13；
所述LDPMOS其源极和第一P+扩散区6接出端共接并接至静电输入端，其栅极与源极和第一P+扩散区6接出端共接并接至静电输入端；
所述SCR结构的第二N+扩散区9和第三P+扩散区10与所述LDMOS的源极和第一P+扩散区6接出端共接并接至静电输入端；
所述SCR结构的第三N+扩散区12和第五P+扩散区13共接并接至接地端；第四P+扩散区11与所述LDPMOS的漏极共接。
如图3所示，本发明实施例等效电路，当有静电从静电端进入，由于LDPMOS的触发电压较低，LDMOS先于SCR结构开启，进入泄放电流过程。由于LDPMOS的漏端与SCR的第二高压P阱通过第四P+扩散区相连，大电流流过SCR的第二高压P阱后通过第二高压P阱的阱电阻抬高第二高压P阱的阱电位。当阱电位抬高到0.7V左右，会让第二高压P阱和第三N+扩散区结正向偏置，第三N+扩散区、第二高压P阱和第二高压N阱形成的寄生NPN管开启；NPN寄生管开启又会让第五P+扩散/第二高压N阱/第二高压P阱形成的寄生PNP管开启，这时SCR结构开启进入泄放ESD电流的工作状态。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (1)

1.一种ESD保护器件，其特征在于，包括：共用一P型衬底的一LDPMOS结构和一SCR结构；
所述LDPMOS包括：第一高压N阱(1)上部的第一N+扩散区(5)作为该LDPMOS的源极，第一高压N阱(1)上部的第一P+扩散区(6)作为该LDPMOS的接出端，覆盖于第一高压N阱(1)和第一高压P阱(2)上方的多晶硅栅作为LDPMOS的栅极，第一高压P阱(2)上部的第二P+扩散区(8)作为该LDPMOS的漏极；
所述SCR结构包括：第二高压N阱(3)上部的第二N+扩散区(9)和第三P+扩散区(10)，第二高压P阱(4)上部的第四P+扩散区(11)、第三N+扩散区(12)和第五P+扩散区(13)；
所述LDPMOS其源极和第一P+扩散区(6)接出端共接并接至静电输入端，其栅极与源极和第一P+扩散区(6)接出端共接并接至静电输入端；
所述SCR结构的第二N+扩散区(9)和第三P+扩散区(10)与所述LDPMOS的源极和第一P+扩散区(6)接出端共接并接至静电输入端；
所述SCR结构的第三N+扩散区(12)和第五P+扩散区(13)共接并接至接地端；第四P+扩散区(11)与所述LDPMOS的漏极共接。
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