TW486751B - Integration of high voltage self-aligned MOS components - Google Patents

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TW486751B
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Anders Soderbarg
Peter Olofsson
Andrej Litwin
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Ericsson Telefon Ab L M
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Description

486751 五、發明說明（i) 技術領域 本發明大致上係關於^一 c Μ 〇 S製粒且更為特別的是關係到 在一低電壓CMOS製程中製造一高電壓自對準M〇s電晶体的 一種方法，以及關係到一半導體構造，該構造包含_如此之 一與低電壓CMOS元件加以整合之一南電壓自對準mqs電晶 体。 技術背景 於現代的低電壓CMOS製程中，該線寬，距離與層厚為了 增加CMOS電路的速度與降低元件的大小乃一步步地加以減 〇 因此結果則回饋電壓與信號電壓亦加以降低，對於數位 元件而言，因此舉可節省電氣功率故為一優點，然而於類 比用像是混合信號與無線電頻率（RF )的應用中，一動熊 電壓可此需要但是卻不能使用如此之一低電壓C M Q g製程莽 右額外的處理步驟係被加至習知的低電壓CM〇s製程 =了在一BiCMOS製程中於相同晶片上製造高電壓與低電 CMol t j ί是如此之製程會更複雜而因此相較於習知的 CMOS衣程技術而言乃更為昂貴。 另外的一種解決方法為運用— 製造具備兩種不同閘極4 又閘桂CMUb衣釭其包 ^ S Ί位乳化物的CMOS裝置，且有一軔戶 極虱化物之一元件將可處 ，罝八有車又尽 為複雜而且更有甚者其例如電壓’如此的製程亦 無線電頻率的應用中係難查用如此種類的M0S裝置之 這到足夠良好的效能，因為： 486751 五、發明說明（2) 此尽^間；氧化物會使高頻下的效能退化。 乂將南電壓元件的製造組入低電壓CMOS製程的另一種方式 係在^99年克魯爾學術出版中由H.貝稜（Bal lan)與其他的 人所著於標準CMOS技術中的高電壓裝置與電路’，中第 78 —91頁加以敘述，並在高電壓元件内使用一LOCOS氧化物 以增加擊穿電壓’該通道區域與其長度係在多晶矽的沉積 與餘刻之前加以定義，如此之一方法的缺點在於該通道無 法自對準。 >此外橫向的自對準構造已被整合於CM〇s製程流中，但是 a亥通道區域已從例如閘極構造的邊緣加以擴散，如此提供 的=法需要一個額外的退火步驟，因為在許多的製程中熱 預异係非f地觉限故其並非總是想要的，此外於通道區域 中的一個最佳摻雜梯度因為最高濃度的通道摻雜係在最接 近源極區域處所獲得之故遂無法獲得。 ，發绘S· T·許（Hsu)與其他的人的美國專利申請案 5, 89 1，7 8 2與專利申請案w〇 95/26〇45(八蘇德巴各 (Soderbarg)與其他的人）中揭露了用於藉由一傾斜植入 成通道區域的方法，然而所產生的構造並不能容^ :二=設計非常依賴構造上的 構】中心 步地使得製程更為複雜。 發明概要 因此本發明之一目的在於在一 ^ 壓M0S電晶体分別地盥一低雷阿λ 衣私中用於將一面電 ^ 低電壓NM0S電晶体以及一低電壓
O:\67\67690.ptd 486/Μ 五、發明說明（3) PMOS電晶仕 相關聯的至的一種方法，而得以克服與先前技藝 叶J主少一些問題。 本号务日月〇 常高效能如藝*目的在於提供如此之方法其可製造擁有非 体。 牙電壓與雜訊位準等之一高電壓MOS電晶 該發明> ν ,t $又一目的在於提供如此之方法甘叮制，止田认如 位與類fc卜盔純兩 U心乃床其可製造用於數 貝比無線電頻率（RF)應用之積體電路 如w <又另一目的在於提供如此之方、本i旦於勃钚曰 提供高的製造良率。 < 万法其易於執仃且 豆對-：Γ:忒發明之一特別的目的在於提供如此之方法 /、了 S知的低電壓CMOS製程加入最少的額外處理步驟。 根據^發明之一面向的其他内的這些目的係由一方法 二、中長:ί、半導體基質）所實現；用於該高電壓nm OS電晶 体/、低電壓PM0S電晶体的n—井區域係藉由離子植入法於基 =中加以幵f式，藉由離子植入法形成用於該基質中之低電 壓NM0S電晶体之一p-井區域；以及於該基質上及/或基質 ^形成隔離區以便使電晶体彼此橫向地分隔並且在該高電 壓NM0S電晶体中定義一電壓分佈區域；典型地該隔離區域 係為LOCOS或為淺溝渠隔離（STI )，此外藉由在該基質上形 成一相對的薄閘極氧化物來分別地產生用於該高電壓題〇ς 電晶体以及低電壓NM0S與PM0S電晶体之閘極區域；於其上 沉積一層導電或半導體材料；以及圖案化該層以便形成相 對的閘極區域，用於高電壓NM0S電晶体之閘極區域係部份 地在定義該電壓分佈區域的隔離區域上加以形成於此。
第7頁 486751 修正 五 、
案號89124从1 4)
此 之該 域， 一光 行，NMOS 最 晶体 形成 其中 域之 外後續 基質中 根據本 罩加以 該方向 電晶体 後藉由 之源極 用於高 用於高 内所產 形成用於高 發明此pv-摻 形成，此處 與基質表面 的閘極區域 產生離子植 與汲極區域 電壓與低電 電壓NMOS電 生0 於高電壓NMOS電 電壓NMOS電晶体 雜通道區域係藉 之離子植入係於 的正向呈^—傾斜 下部份地產生通 入p+~區域形成用 ，·而且藉由產生 壓NMOS電晶体之 晶体之源極區域 曰曰体閘極區域邊緣 之一 P-摻雜通道區 由離子植入法經由 一方向上加以執 角以便在高電壓 道區域。 於低電壓PM0S電 離子植入n+-區域 源極與沒極區域， 係在P-摻雜通道區 根據，發明之另一面向，其乃提供了用於將一高電壓 PM0S電晶体與—低電壓PM0S電晶体以及一低電壓NMOS電晶 体一起形成於一晶片上的一種對應方法。 根據該發明之又另一面向，於一M0S製程（例如CMOS， BiCMOS或NMOS製程）中用於將一高電壓NM0S電晶体與一低 電壓NMOS電晶体一起形成的一種方法，其包含提供以下步 驟；提供一半導體基質；藉由離子植入法形成用於該基質 中之高電壓NMOS電晶体之n-井區域；藉由離子植入法形成 用於該基質中之低電壓關〇5電晶体之一ρ-井區域；於該基 質上及/或基質中形成隔離區以便使電晶体彼此橫向地分 隔並且在該高電壓NMOS電晶体中定義一電壓分佈區域；藉 由在該基質上形成一相對的薄閘極氧化物來分別地產生用 於該高電壓NMOS電晶体以及低電壓NMOS之閑極區域；於其
I
O:\67\67690.ptc 第8頁 486751 五、發明說明（5) 上沉積一層導電或半導體材料；以及圖案化該層以便形成 相對的閘極區域，因而用於高電壓NMOS電晶体之閘極區域 係部份地在定義該電壓分佈區域的隔離區域上加以形成； 於自對準於高電壓Ν Μ 0 S電晶体閘極區域邊緣之該基質中形 成用於高電壓NMOS電晶体之一 ρ -摻雜通道區域；藉由產生 離子植入η + -區域形成用於高電壓與低電壓NMOS電晶体之 源極與汲極區域；其中用於高電壓ΝΜ0S電晶体之源極區域 係在ρ -摻雜通道區域之内所產生。 根據該發明於自對準於高電壓NMOS電晶体閘極區域邊緣 之該基質中形成用於高電壓NMOS電晶体之ρ-摻雜通道區域 的步驟係藉由離子植入法經由一光罩所執行，該離子植入 係在一方向上加以執行，該方向與基質表面的正向呈一傾 斜角以便在南電壓NMOS電晶体的閘極區域下部份地產生ρ -摻雜通道區域。 -本發明之一優點在於改良的高電壓與低電壓元件可經由 主要加入一罩遮步驟與一離子植入步驟來加以整合為一單 一M0S製程。 此外該通道長度係僅需藉由離子植入形成通道區域即可 詳加定義。 藉由在數個不同方向上例如四個方向執行傾斜植入，則 在該晶片上的南電壓NMOS電晶体之方向係沒有那麼重要。 本發明的更進一步的優點與特性於後續具體實例的詳述 將加以揭露。 簡單圖示說明
O:\67\67690.ptd 第9頁 486751 五、發明說明（6) 本發明從以下所給予的具體實例的詳細敘述將綠彳曰更〜 完$地加以瞭解，而該附圖〗—13僅供舉例說明並為; 發明之限制。 圖1 1 2係為根據本發明之一第一具体實例在不同處理+ 驟下，一半導體構造之一部份的放大概要剖面示圖，y 圖1 3係為根據本發明之一第二具体實例在特別的處理步 驟下，一半導體構造之一部份的放大概要剖面示圖。/ 洋細圖示說明 β 於隨後的說明中為了說明的目的與不限制起見’特定的 詳細將加以說明，像是特別的製程，技術等以便提供對於 本發明的完整瞭解，然而對於熟習於此技藝者而古乃至為 明顯即本番明可在偏離這些特定詳細的其ς具體^例中加 以實施，於其他的實施例中，眾所周知的製程，方法盥技 術的砰細敘述係加以省略以使本發明的敘述不致於因不 要的詳細部份而變得不明。 藉著參照附圖卜12，一η井CMOS製程之一第一發明的呈 其包括一高電壓雜(HVNM〇S)電晶体以及-低電 :os lvNM0S)電晶体與一低電壓pM〇s(Lvp_電晶体一 起形成）係概略地加以敘述。 一標準η-井CMOS製程的開始材料係為一高美 上一整個1矽晶圓的處理步驟之總數係土、 概述為描述於其中的概略么，二 里的技術係為具備一單一多晶矽 _ 可 CMOS製程，哕其女制妒兩亦，η -、一金屬層之一η-井 口" 土本衣耘而要1 2重罩遮以便施行互補裝置以
第10頁 486751 五、發明說明（7) 及一個額外的罩遮以便將一高電壓NMOS電晶体的形成整合 為流動，額外的選擇項可用於施行其他的類比特性，然而 如此的選擇項不在此更進一步地加以檢討。 該η -井植入階段以一氧化物2的長晶開始而後追隨著定 義η -井位置界限之一光罩3，該氧化物係在此位置加以# 刻，此處的光阻已先加以移除，於氧化物的4虫刻後，一薄 的緩衝氧化物係加以長晶以便保護矽表面，而一磷植入係 如圖1中所顯示者般加以執行。 接著該磷的一個植入階段係加以執行以便達到產生如圖 2中所見的η -井9，該擴散在慣例上係以兩個步驟加以執 行；首先在像是如氮氣的一個非氧化性的環境中，隨後為 在乾的氧氣環境下的擴散階段以便增加η-井深度。 在η -井的擴散階段後，始初的氧化物係完全地加以蝕刻 而一新的薄氧化物層1 1係在乾的氧氣環境下長晶，一始初 岭氮化物層1 3係接著加以沉積，而該活性區域1 5係藉由一 對應的光罩（未舉例說明）加以界定，因此該氮化物係被移 出此區域之外，而在一最終步驟中，該光阻係完成地加以 移除，產生的構造係於圖3中加以舉例說明。 位於互補低電壓Μ0S電晶体間以及其與高電壓NM0S電晶 体間的隔離使用一場摻雜罩遮以及兩個不同的Ρ-型植入， 因此該光阻首先在罩遮區域外加以餘刻，接著一 ”通道停 止’'植入係使用硼加以執行，此步驟後為稱為一 ρ -井植入 1 7之一第二高能量硼植入劑量，要注意光阻已被移除處的 氮化物1 3如圖4中所顯示者般並不能完全阻擋對於第二高
O:\67\67690.ptd 第11頁 l. 486751 五、發明說明（8) 能Ϊ植入二於此區域中，該硼的濃度在慣例上於〇, 4微米 處達到約每立方公分2· 5x1 016的一個峰質。 一旦達到隔離’則移除殘留的光阻，但該氮化物1 3於 100胃00埃#厚的場氧化物（l〇c〇s)i9長晶期間係加以保持，該 長^ f f貝例上係以兩個步驟加以執行，首先在像是一氮氣 ，壤境中’第二為在一濕的水氣（H20)環境下，產生的場 氧化物形狀係於圖5中加以顯示，要注意一場氧化物亦在 η-井9的左邊的一個内長晶，其係在高電壓關〇§電晶体中 被用作一電壓分佈區域。 s應瞭解該隔離係如淺溝渠隔離（ST I)般同等良好地加以 隔離，因此對於熟習於該技藝之人而言改變現在敘述的製 矛乂 ^、、且&淺溝渠區域而非LOCOS隔離乃至為明顯。
更進一步的替代選擇，位於該高電壓隨〇3電晶体 =被用1:電壓分佈區域的隔離區域可為一低摻雜n—區 a而分隔該電晶体之隔離區域可為一L0C0S氧化物或STI 的Ξϊί 瞭解到形成η-井，P-井以及橫向隔離區4 與p:井的個f ’只要可獲得具有由隔離區域所分隔的η Ρ开的一個產生構造極可。 敕二見圖5在場氧化物長晶後，該始初氮化物層係加以 化物係被钱刻’要注意在熱氧化期間、，該η 場氧化物長晶後，接下來的步驟由閘極氧化物與多』
峰值二;米而Ρ-井與"通道停止"植入的蝴滚度的 β上於卜2微米深度上降低至1〇i6/cnr3。 486751 五、發明說明（9) 矽閘極分別的長晶與沉積所組成，一薄閘極氧化物2 1係於 一乾〇2環境下加以長晶，當達成閘極氧化物長晶後，一低 能量硼值入2 3係加以執行以便調整裝置的臨界電壓，很顯 然的此低能量植入係為場氧化物所停止，如圖6中所顯示 者般僅在閘極氧化物區域下局部化Vt調整，在替代上該Vt 調整係藉由使用兩個分隔的罩遮與植入步驟（分別地用於 NMOS與PMOS)加以達成，如此的替代方法於製程的最佳化 上提供了一個較大的彈性。 此步驟後為一 2 0 0 0 - 4 0 0 0埃厚的多晶矽層的沉積與摻 雜，該閘極係為對應的罩遮所定義，其容許多晶矽層的蝕 刻，最後該光阻係加以移除而閘極氧化物係在多晶石夕閘極 區域外加以餘刻，如此容納的該構造係於圖7中加以舉例 說明，此處的25指示了用於高電壓NMOS電晶体的閘極多晶 碎’ 2 7指不了用於低電壓NMOS電晶体的間極多晶碎’以及 2 9指不了用於低電壓PMOS電晶体的問極多晶砍。 應瞭解除了多晶矽的其他材料層亦可加以運用為閘極構 造。 下一步驟係為在自對準於高電壓NM0S電晶体閘極通道區 域31邊緣的基質内形成用於高電壓NMOS電晶体的一個P-摻 雜通道區域，根據本發明，一罩遮3 3係被置於該構造上以 便保護用於各別電晶体的汲極區域，此罩遮步驟後係為硼 或其他的P -型植入像是二氟化硼（BF2)，三氟化硼（BF3)， 或鋁或銦離子植入3 5，該植入3 5係在一方向上加以執行， 其如圖8中所舉例說明者般係與基質表面的正向傾斜一 α
O:\67\67690.ptd 第13頁 486751 五、發明說明（ίο) 角，以如此之一方式，該P-摻雜通道區域3 1係在不使用一 擴散步驟之下部份地加以形成於高電壓Ν Μ 0 S電晶体之閘極 區域下。 一最佳的摻雜輪廓應為均質或是在最接近汲極區域處具 有最高的濃度更好以便顯現良好的AC效能並且降低雜訊水 準，因此每平方公分（cnr2)1012-1015濃度的硼（或其他的ρ-型摻雜物）係在1 0 - 3 0 0 k eV (千電子伏特）的一個能量之下加 以植入，從正向射入所改變的植入方向角α係在1 5至7 5度 的範圍内。 於高能量植入執行的案例中，會有一種風險即摻雜物會 穿透閘極多晶矽層2 5，為了降低如此的風險，該多晶矽罩 遮會被遺留於多晶矽上部而植入罩遮接著會被配置在多晶 石夕罩遮上部，之後該植入將經由兩個罩遮（未舉例說明）加 以執行，隨後該罩遮將同時加以移除。 該閘極多晶矽層在替代上或額外地可加以形成較習知者 為厚以便使穿透多晶矽的摻雜物可加以避免或至少加以減 少，於如此例子中，該閘極多晶矽的厚度係依照離子植入 的能量而定。 一第三的替代方案（未加以舉例說明）係為形成一多層閘 極構造，其包括例如一多晶矽層以及對其上的多晶矽具有 高蝕刻敏感性的一材料層，該閘極構造可接著以如上述之 一類似的方式加以定義，其後移除閘極罩遮，用於通道植 入的罩遮接著加以置放於該構造上而植入乃加以實行，該 多層閘極構造將有效地阻礙在植入期間有任何離子穿透閘
O:\67\67690.ptd 第14頁 486751 五、發明說明（π) 極構造，隨後該離子罩遮與選擇性地具有高蝕刻敏感度材 料的額外閘極構造層係加以移除，此較後面的材料可加以 沉積包含磷（如此的材料對於多晶矽與未被摻雜的氧化物 兩者皆具有高I虫刻敏感度）。 藉由形成為傾斜離子植入33的p-摻雜通道區域，該通道 區域逼正確與精準的定義可加以執行，因而該高電壓NMOS 電晶体的擊穿電壓與雜訊性質可加以控制。 藉由在數個方向上提供離子植入（其各與基質表面的正 向傾斜位於基質上的南電壓元件的方向並不需要加以 知悉，植入最好在環繞基質表面的正向對稱分佈之四個方 向上加以執行。 藉由如此之一提供，則可以製造數個在一單晶片上不同 指向上述的高電壓Ν Μ 0 S電晶体，此舉可觀地舒緩了在積體 電路設計上的需求。 其次源極與沒極區域的形成係欲加以執行，於圖9與1 0 中所加以舉例説明的後續步驟因此係與源極與汲極擴散的 植入相關。 首先形成一間隔氧化物3 6或氮化物，硼係於ρ+擴散的植 入括光罩3 7定義後加以植入，因此用於低電壓Ρ Μ 0 S電晶体 之Ρ+摻雜的源極39與汲極41區域係被獲得，接著移除該光 阻以及定義η+擴散植入的光罩43，磷（或砷（As)或銻（Sb) 接著加以植入以便形成用於低電壓NMOS電晶体之n+摻雜的 源極45與汲極47以及用於高電壓\皿08電晶体之源極49與汲 極5 1 〇
O:\67\67690.ptd 第15頁
在汲極與源極的 而一第一Si02係加 v驟後，該光阻係完成地加以移除 接點的光罩接著係加’儿^與濃密化，該源極，汲極與基質 行，此步驟的結果以疋義，而氧化物的蝕刻係加以執 s i 〇2係為5 3所指示。糸於圖11中加以顯示，其中該受蝕刻的 在沉積第一 Si〇9 $兑 例如一，該源極/汲極與閘極區域可藉由 處之一矽酸鹽田即王—自對準矽化製程）加以矽酸鹽化，此 加以形成於裸露的f屬—矽化合物（未加以舉例說明）係 由較早形成的間隔& = f晶矽區域上，因為此矽酸鹽可藉 可…：源極 用於ί並且而該互連罩遮係被定義 時刻金屬層係為55所指示，當此舉被達成 第二全除以便用於後續的步驟(其牵涉到-—金屬雇（未加以舉例說明）的沉積），一 =積ί跟ΐ 一化學平面化處理之後力:以二該 哕夹阻：、士者口以夂義而Sl〇2係在此等區域處加以蝕刻， =且係被移除而一第二紹層係被沉積，a第二金屬層的 =係使用對.應的罩遮加以執行，隨後為一被動層沉積。 ^解該金屬化可在數種或其他的方式中於不離開本發 ^況下加以執行，特別是一多層金屬化製程可包括一重 ，久數的氧化物沉積；平面化；接觸蝕刻；金屬沉積；金 屬餘刻等。
486751 五、發明說明（13) 根據δ亥發明的一個弟一具體實例，如於圖1 3中所顯示者 般’ 一對稱南電壓NMOS電晶体可藉由在一習知的製程 中加入上述的罩遮與傾斜離子植入步驟來加以製程，^而 此處的離子植入35必須從數個方向上加以執行广如該圖中 所顯示者一般。 當该閘極多晶石夕2 5朝及極區域向上延伸超過場氧化物邊 緣（藉由例如LOCOS或STI所形成）且汲極區域係位於構造中 心時，可在汲極區5 1以及閘極區域2 5之間達到一個非常好 的電壓分佈，於如此之一方式中，一高電壓元件可在處理 流程中加以整合而僅具有一最少數目的額外製程步驟，並 且同時在通道長度上不致得到一過大的相對誤差下得以獲 致定義非常短通道長度的可能性。 亦於此對稱的幾何構造中，位於該高電壓NM0S電晶体内 的隔離區域19可為一低摻雜ir區域而非一 LOCOS或STI區 域於如此之一低摻雜γτ區域中的帶電載子在施加一高電 壓於汲極5 1與源極4 9之間時將加以空乏，此空乏的結果為 在閘極氧化物2 1之上無法獲得高電壓，如此的技術表示為 RESURF，針對此空乏區域的植入劑量係為約1 - 2x1 012cnr2而 該p通道區域的劑量當然較高，該R E S U R F技術亦可使用於 一 S 0 I結構（s〇 I，矽上絕緣器）中。 應立即得以瞭解本發明的概念對於以非常相同的處理流 程來製造一高電壓ρ Μ 〇 S電晶体而言亦可一体應用’如此的 電晶体在慣例上使其汲極與基質短路（當一 Ρ型基質係被用 於製程内時），為了避免如此之一限制，兩個額外的步驟
O:\67\67690.ptd 第17頁 486751 五、發明說明（14) (一罩遮步驟與一離子植入步驟）可加以執行以便首先定義 一相當深θη -井，之後用於該高電壓PMOS電晶体之一較淺 的ρ-井係加以定義於η-井之内，於如此之一方式中對基質 的短路係被避免了。 該更進一步加以瞭解所說明的發明製程流動係可加以組 合於任何的BiCMOS製程流動中應。 很明顯的該發明可在數個方面加以改變，如此的變化並 不視為偏離本發明的範圍，對於熟習於該技藝者的至為明 顯之所有如此修改乃意圖加以包括在隨附的申請專利範圍 的範禱之内。
第18頁 486751 修正 f年ι>Η：Η日 ^ II號 89124467 m式簡單 夕6年(> 月>^曰 修正 Φ «
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Claims (1)

  1. I ~種於一 CMOS或BiCMOS萝轺由田认收 ^ ^ ^ 曰/士八 衣担·中用於將一咼電壓N Μ 0 S兩 日日体分別與一低電壓NM0S電 ,,Φ r,PMnc l ?" 起形成的方法，其包含以下步驟： 坏 —提供一半導體基質（1); 曰 藉由離子植入法形成用於該基質中之高電壓題〇3電 日日体與低電壓PM0S電晶体之一n—井區域（9); 曰 藉由離子植入法形成用於該基質中之低電壓NM0S電 晶体之一P-井區域（1 7); ~於該基質上及/或基質中形成隔離區（丨9)以便使電晶 体彼此橫向地分隔並且在該高電壓N M 〇 s電晶体中定義一電 壓分佈區域； —藉由在該基質上形成一相對的薄閘極氧化物（2 1 )來 分別產生用於該高電壓NM0S電晶体以及低電壓NM0S與PM0S 電晶体之閘極區域（2 5，2 7，2 9 );於其上沉積一層導電或 半導體材料；以及圖案化該層以便形成相對的閘極區域， 因而用於高電壓NM0S電晶体之閘極區域係部份地在定義該 電壓分佈區域的隔離區域上加以形成； -於自對準於高電壓N Μ 0 S電晶体閘極區域邊緣之該基 質中形成用於高電壓NM0S電晶体之一Ρ -摻雜通道區域 (31); -藉由產生離子植入p+-區域形成用於低電壓PM0S電晶 体之源極（3 9 )與汲極（4 1 )區域；以及 -藉由產生離子植入區域形成用於高電壓與低電壓 NM0S電晶体之源極（4 9 , 45 )與汲極（51，47)區域，其中用
    O:\67\67690.ptc 第20頁 486751 六 案號 89124467 ►曰 申請專利範圍 __ :以隨電晶体之源極區域係在?_捧雜通道區域之内 其特徵在於 於 ^ , 對準於高電壓NM0S電晶体閘極區域邊缝> # # 貝中形成用於高電壓NMOS電晶体之p_摻# $邊緣之該基 係藉由離子植入法(35)經由一 區，步驟 π 2Ϊ—向 執仃，該方向與基質表面的正向呈一 f、斜角（α )以便在高電壓NMOS電晶体的閘極區域下部 產生Ρ〜推雜通道區域。 ' 雨^如申請專利範圍第1項之方法，其中用於高電壓關〇s 電晶体之P-摻雜通道區域係藉由硼或其他 銦，叙，二氟化棚或三氟化删之離子植入所產彳生雜物像疋 3 ·如申請專利範圍第1項之方法，其中用於高電壓NM〇s 電晶体之P-摻雜通道區域係藉由每平方公分l〇12(l〇i2/cm2) 至每平方公分1015 (1015/cm2)之一劑量範圍的離子植入法所 產生。 4·如申請專利範圍第1項之方法，其中用於高電壓NMOS 電晶体之p-摻雜通道區域係藉由10000電子伏特（1〇 keV) 至1 0 0 0 0 0 0電子伏特（1 0 0 0 k eV )間且較佳為1 0 〇 0 0電子伏特 (10 keV)至300000電子伏特（300 keV)間之一能量的離子 植入法所產生。 5 ·如申請專利範圍第1項之方法，其中與自正向入射方 向呈一傾斜角度的離子植入方向係位於丨5 - 7 5度的角度範 圍之内。
    O:\67\67690.ptc 第21頁 486751 _案號 89124467 f / 年 j 月 ^ 日_iMz_— 六、申請專利範圍 6. 如申請專利範圍第1項之方法，其中用於高電壓NMOS 電晶体之P-摻雜通道區域係藉由可獲得一受控制效能的高 電壓NMOS電晶体之一劑量與一能量之下的離子植入法所產 生。 7. 如申請專利範圍第1項之方法，其中用於高電壓NMOS 電晶体之p-摻雜通道區域係藉由離子植入而經由一光罩並 且在一能量下（高電壓NMOS電晶体的閘極區域之下的一個 摻雜物濃度達到至少與高電壓NMOS電晶体的邊緣外側之摻 雜物濃度一樣高）所產生。 8. 如申請專利範圍第7項之方法，其中用於高電壓NMOS 電晶体之p-摻雜通道區域係被產生以便使高電壓NMOS電晶 体的閘極區域之下的該通道區域具有最高的摻雜物濃度。 9 .如申請專利範圍第1項之方法，其中製造形成閘極區 域層的該導体或半導體材料係為多晶矽。 1 〇.如申請專利範圍第1項之方法，其中形成閘極區域的 該層係加以製厚以便防止形成用於高電壓NMOS電晶体之P- 摻雜通道區域的步驟期間的摻雜物植入穿過該閘極區域 〇 1 1.如申請專利範圍第1項之方法，其中形成閘極區域的 該層係使用一閘極區域光罩加以圖案化，用於離子植入以 形成P-摻雜通道區域的該光罩係加以配置於閘極區域光罩 之上；而用以形成p -摻雜通道區域的離子植入係經由該二 光罩加以執行。 1 2.如申請專利範圍第1項之方法，其中該用於高電壓
    O:\67\67690.ptc 第22頁 486751 _案號 89124467 f/ 年 d 月。2^ 日_iMz_— 六、申請專利範圍 NMOS電晶体之p-摻雜通道區域係藉由在數個方向（各與基 質表面的正向呈該角度的傾斜）上之離子植入所產生。 1 3.如申請專利範圍第1 2項之方法，其中該數個植入方 向·係為四個；而其中該方向係環繞基質表面的正向呈對稱 分佈。 14.如申請專利範圍第12項之方法，其中該高電壓NMOS 電晶体係相對於至少一個平行於基質表面的正向之平面對 稱。 1 5.如申請專利範圍第1項之方法，其中該隔離區域係加 以形成為LOCOS氧化物。 1 6.如申請專利範圍第1項之方法，其中該隔離區域係加 以形成為淺溝渠隔離（S T I )區域。 1 7.如申請專利範圍第1項之方法，其中定義該高電壓 N Μ 0 S電晶体内的電壓分佈區域之隔離區域係為一低摻雜rr 區域。 1 8.如申請專利範圍第1項之方法，更包含形成該高電壓 PM0S電晶体，其中 -用於該高電壓PM0S電晶体之一 p -井區域係在該基質 中與用於該低電壓NM0S電晶体之一 p-井區域同時形成； -定義該高電壓PM0S電晶体内的一個電壓分佈區域之 一隔離區域係同時與該隔離區域一起加以形成； -用於該高電壓PM0S電晶体之一閘極區域係同時分別 隨者用於該南電壓PM0S電晶体以及低電壓NM0S電晶体與 PM0S電晶体之該閘極區域的製成一起產生，因而用於該高 画II讕_醒 I 1 圓画__|隱III lift画醒1隱圓1 1 歷 !圓圓__遷隱1 O:\67\67690.ptc 第23頁 486751 _案號89124467_?/年J月日 修正__ 六、申請專利範圍 電壓PMOS電晶体之閘極區域係部份地於定義高電壓PMOS電 晶体内之電壓分佈區域的隔離區域上加以形成， -藉由離子植入法經由一光罩於自對準於高電壓PMOS 電晶体閘極區域的邊緣之該基質内形成用於該高電壓PMOS 電晶体之一 η -摻雜通道區域，該離子植入係在一方向上加 以執行，該方向與基質表面的正向呈一傾斜角以便在高電 壓Ρ Μ 0 S電晶体的閘極區域下部份地產生η -摻雜通道區域； 以及 -藉由產生離子植入Ρ+-區域形成用於高電壓PMOS電晶 体之汲極與源極區域。 1 9.如申請專利範圍第1 8項之方法，其中形成用於高電 壓PMOS電晶体之一ρ-井區域的步驟係在形成用於高電壓 PMOS電晶体之一高度η-摻雜區域前進行；以及其中用於該 南電壓PMOS電晶体之ρ -井區域係在該η -推雜區域之内加以 形成。. 2 0. —種以CMOS或BiCMOS為基礎的積體電路，分別包含 至少一高電壓NM0S電晶体，一低電壓NM0S電晶体以及一低 電壓Ρ Μ 0 S電晶体，其特徵在於該電晶体係根據申請專利範 圍第1項的方法加以形成。 2 1. —種於一CMOS或BiCMOS製程中用於分別地使一高電 壓PMOS電晶体以及一低電壓NM0S電晶体以及一低電壓PMOS 電晶体一起形成的方法，包含以下步驟： -提供一半導體基質； -藉由離子植入法形成用於該基質中之低電壓PMOS電
    O:\67\67690.ptc 第24頁 486751 _ 案號89124467 7/年d月&日 修正__ 六、申請專利範圍 晶体之一 η-井區域； -藉由離子植入法形成用於該基質中之高電壓PMOS電 晶体與低電壓NMOS電晶体之一p -井區域； -於該基質上及/或基質中形成隔離區以便使電晶体彼 此橫向地分隔並且在該高電壓PMOS電晶体中定義一電壓分 佈區域； -藉由在該基質上形成一相對的薄閘極氧化物（2 1 )來 分別地產生用於該高電壓PMOS電晶体以及低電壓NMOS與 PMOS電晶体之閘極區域；於其上沉積一層導電或半導體材 料；以及圖案化該層以便形成相對的閘極區域，因而用於 高電壓PMOS電晶体之閘極區域係部份地在定義該電壓分佈 區域的隔離區域上加以形成， -於自對準於高電壓PM 0S電晶体閘極區域邊緣之該基 質中形成用於高電壓PMOS電晶体之一 η -摻雜通道區域； -藉由產生離子植入Ρ+-區域形成用於高與低電壓PMOS 電晶体之源極與汲極區域，其中用於高電壓PM 0 S電晶体之 源極區域係在η -摻雜通道區域之内所產生；以及 -藉由產生離子植入η+-井區域形成用於低電壓NMOS電 晶体之源極與汲極區域， 其特徵在於 -於自對準於高電壓PM 0 S電晶体閘極區域邊緣之該基 質中形成用於高電壓PMOS電晶体之η-摻雜通道區域的步驟 係藉由離子植入法經由一光罩所執行，該離子植入係在一 方向上加以執行，該方向與基質表面的正向呈一傾斜角以
    O:\67\67690.ptc 第25頁 486751 _案號89124467 Ϋί年3月Ao曰 修正__ 六、申請專利範圍 便在南電壓PMOS電晶体的問極區域下部份地產生η -換雜通 道區域。 2 2.如申請專利範圍第2 1項之方法，其中形成用於高電 壓PMOS電晶体之一 ρ-井區域的步驟係在形成用於高電壓 PMOS電晶体之一高度η-摻雜區域前進行；以及其中用於該 高電壓PMOS電晶体之ρ-井區域係在該η-摻雜區域之内加以 形成。 2 3. —種以CMOS為基礎的積體電路，分別包含至少一高 電壓PMOS電晶体，一低電壓NM0S電晶体以及一低電壓PMOS 電晶体，其特徵在於該電晶体係根據申請專利範圍第2 1項 的方法加以形成。 2 4. —種於一M0S製程中用於將一高電壓NM0S電晶体分別 地與一低電壓N Μ 0 S電晶体一起形成的方法，其包含以下步 驟： -提供一半導體基質（1); -藉由離子植入法形成用於該基質中之高電壓 NM0S電晶体之一 η-井區域（9); -藉由離子植入法形成用於該基質中之低電壓 NM0S電晶体之一 ρ-井區域（17); -於該基質上及/或基質中形成隔離區（1 9 )以便使電晶 体彼此橫向地分隔並且在該南電壓NM0S電晶体中定義一^電 壓分佈區域； -藉由在該基質上形成一相對的薄閘極氧化物（2 1 )來 分別地產生用於該高電壓NM0S電晶体以及低電壓NM0S電晶
    O:\67\67690.ptc 第26頁 486751 差號 89124467 六、申請專利範圍 体之閘極區域（25 ’27);於其上沉積一層導電或半導體材 料，以及圖案化該層以便形成相對的閘極區域，因而用於 高電壓NMOS電晶体之閘極區域係部份地在定義該電壓分佈 區域的隔離區域上加以形成； -於自對準於高電壓NM0S電晶体閘極區域邊緣之該基 質中形成用於高電壓NMOS電晶体之一 p -摻雜通道區域 (3 1 );以及 -藉由產生離子植入n+-區域形成用於高電壓與低電壓 NMOS電晶体之源極（49，45)與汲極（51，47)區域，其中用 於高電壓NMOS電晶体之源極區域係在p -摻雜通道區域之内 所產生， 其特徵在於 -於自對準於高電壓NM0 S電晶体閘極區域邊緣之 質中形成用於高電壓NMOS電晶体之一P-摻雜通道區 ^基 驟係藉由離子植入法（3 5 )經由一光罩（3 3 )所執行。，σ域的步 植入係在一方向上加以執行，該方向與基質表面 該離子 一傾斜角（α )以便在高電壓隨0 S電晶体的閘極區试正向呈 地產生ρ -摻雜通道區域。 織下部份 2 5.如申請專利範圍第24項之方法，其中用於言 NMOS電晶体之Ρ-摻雜通道區域係藉由每平方公、分阿電壓 l〇12(1012/cm2)至每平方公分ι〇ΐ5(ι〇丨5/cm2)之〜 < 旦# 子植入法所虞生。 ^里範圍的餘 2 6·如申請專利範圍第24項之方法，其中用於古” NMOS電晶体！P —摻雜通道區域係藉由loooo電；二電壓
    O:\67\67690.ptc 第27頁 486751 _案號89124467 7/年J月^日 修正_— 六、申請專利範圍 (1 OkeV)至1 0 0 0 0 0 0電子伏特（1 0 OOkeV)間且較佳為1 0 0 0 0電 子伏特（10keV)至300000電子伏特（300keV)間之一能量的 離子植入法所產生。 2 7.如申請專利範圍第2 4項之方法，其中與自正向入射 方向呈一傾斜角度的離子植入方向係位於15-75度的角度 範圍之内。 2 8.如申請專利範圍第2 4項之方法，其中用於高電壓 NM0S電晶体之p-摻雜通道區域係藉由離子植入而經由一光 罩並且在一使（高電壓NM0S電晶体的閘極區域之下的一個 摻雜物濃度達到至少與高電壓N MO S電晶体的邊緣外側之摻 雜物濃度一樣高）之能量下所產生。 2 9 .如申請專利範圍第2 8項之方法，其中用於高電壓 NM0S電晶体之P -摻雜通道區域係被產生以便使高電壓NM0S 電晶体的閘極區域之下的該通道區域具有最高的摻雜物濃 度。 3 0 .如申請專利範圍第2 4項之方法，其中形成閘極區域 的該層係加以製厚以便防止形成用於高電壓NM0S電晶体之 P -摻雜通道區域的步驟期間的摻雜物植入穿過該閘極區域 ^ 〇 3 1 .如申請專利範圍第2 4項之方法，其中形成閘極區域 的該層係使用一閘極區域光罩加以圖案化，用於離子植入 以形成P -摻雜通道區域的該光罩係加以配置於閘極區域光 罩之上；而用以形成p -摻雜通道區域的離子植入係經由該 二光罩加以執行。
    O:\67\67690.ptc 第28頁 486751 _案號89124467 年J月2/)曰 修正__ 六、申請專利範圍 32.如申請專利範圍第24項之方法，其中該用於高電壓 NMOS電晶体之p-摻雜通道區域係藉由在數個方向（各與基 質表面的正向呈該角度的傾斜）上之離子植入所產生。
    O:\67\67690.ptc 第29頁
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