KR100390921B1 - 고전압 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 제조 공정을 단순화시킬 수 있는 고전압 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은 종래의 제조 공정과 비교해서 고전압 N-채널 스탑 및 P-채널 스탑 이온주입 공정들을 후속 공정인 저전압 피모스 및 엔모스용 N-웰 및 P-웰을 형성하는 공정에서 동시에 수행하며, 또한, 고전압 피모스의 문턱전압 조절용 이온주입 및 저전압 피모스용 LDD 이온주입을 마스크의 사용없이 블랭킷 이온주입으로 수행하고, 그리고, 게이트를 텅스텐 폴리사이드 구조로 형성함으로써, 5회의 포토 공정 및 5매의 마스크 사용을 생략하고, 이를 통해, 제조 공정의 단순화 및 제조 비용의 절감 효과를 얻는다.
Description
본 발명은 고전압 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 특성 저하없이 제조 공정을 단순화시킬 수 있는 고전압 반도체 소자의 제조방법에 관한 것이다.
일반적으로 0.5㎛ 이하의 임계 치수를 갖는 반도체 소자는 전력 소비의 감소 및 신뢰성 확보를 위하여, 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하고 있으며, 실지로, 많은 마이크로 프로세서나 메모리 소자들이 3.3V 또는 2.5V의 전원을 표준 전원으로 이용하고 있다. 아울러, 이와같은 저전압의 반도체 소자들은 하나의 시스템내에서 다른 주변 장치들과 상호 연결되고, 특히, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하기 때문에, 그 회로 내에 외부에서 공급되는 고전압의 입력 전압을 지원하기 위한 고전압 트랜지스터를 구비하고 있다.
한편, 상기 고전압 트랜지스터를 구비한 고전압 반도체 소자는 통상의 저전압 반도체 소자와 비교해서 더 많은 공정 단계들을 거치며, 이 과정에서 더 많은 마스크를 사용하게 된다. 예컨데, 0.35㎛ 18V 고전압 반도체 소자의 경우, 24회 이상의 포토 공정을 거치며, 아울러, 24장 이상의 마스크를 사용하고 있다.
이하에서는 도 1을 참조하여 종래 기술에 따른 0.35㎛ 18V 고전압 반도체 소자의 제조방법을 설명하도록 한다.
먼저, 고전압 피모스(PMOS) 및 엔모스(NMOS)를 형성하기 위해, 고전압 N-웰 마스크(M1) 및 P-웰 마스크(M2)를 이용한 N형 불순물과 P형 불순물의 이온주입을 차례로 행하여 실리콘 기판 내에 N-웰 및 P-웰을 각각 형성하고, 그런다음, N-드리프트(drift) 마스크(M3) 및 P-드리프트 마스크(M4)를 이용한 N형 및 P형 불순물의 이온주입을 차례로 행하여 실리콘 기판 내에 N-드리프트(drift) 영역 및 P-드리프트 영역을 각각 형성한다.
그 다음, 상기 고전압 피모스 및 엔모스용 N-웰 및 P-웰과 N-드리프트 영역 및 P-드리프트 영역이 형성된 실리콘 기판의 적소에 소자분리 마스크(M5)를 이용하여 액티브 영역을 한정하는 소자분리막들을 형성하고, 이어서, 고전압 N-필드 마스크(M6) 및 P-필드 마스크(M7)를 이용하여 고전압 피모스 및 엔모스용 N-채널 스탑 이온주입과 P-채널 스탑 이온주입을 차례로 행한다.
다음으로, 저전압 피모스(PMOS) 및 엔모스(NMOS)를 형성하기 위해, 저전압N-웰 마스크(M8) 및 P-웰 마스크(M9)를 이용한 N형 불순물과 P형 불순물의 이온주입을 차례로 행하여 실리콘 기판 내에 N-웰 및 P-웰을 각각 형성하고, 그런다음, 고전압 피모스 영역을 노출시키는 마스크(M10) 및 저전압 피모스 영역을 노출시키는 마스크(M11)를 각각 이용하여 고전압 및 저전압 피모스의 문턱전압 조절을 위한 이온주입을 차례로 행한다.
계속해서, 고전압 영역을 가리는 마스크(M12)를 이용하여 저전압 영역의 게이트 산화막을 제거하고, 연이어, 저전압 엔모스의 문턱전압 조절을 위한 이온주입을 행한다.
그 다음, 게이트 마스크(M13)를 이용한 패터닝 공정을 통해 고전압 및 저전압 게이트를 형성한 상태에서, 저전압 엔모스 및 피모스용 LDD 마스크(M14, M15)를 이용한 이온주입을 차례로 행하고, 연이어, 저전압 엔모스 및 피모스용 소오스/드레인 마스크(M16, M17)를 이용한 이온주입을 차례로 행한다.
다음으로, 산화막 식각용 마스크(M18)를 이용하여 저전압 영역에서의 실리사이드(silicide) 형성 영역 상의 산화막을 식각하고, 이어, 제1콘택 마스크(M19), 금속배선용 제1마스크(M20), 제2콘택 마스크(M21), 금속배선용 제2마스크(M22), 제3콘택 마스크(M23), 및 금속배선용 제3마스크(M24)을 이용한 일련의 금속배선 공정을 진행한다.
이후, 패드 오픈 마스크를 이용한 패드 공정을 포함하는 후속 공정을 진행한다.
그러나, 전술한 바와 같은 종래 기술에 따른 고전압 반도체 소자의 제조방법은 24회 이상의 포토 공정 및 24매 이상의 마스크를 필요로 하기 때문에 제조 비용이 많이 소요되며, 이에 따라, 가격 경쟁력이 낮은 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 특성 저하없이 제조 공정을 단순화시킬 수 있는 고전압 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 고전압 반도체 소자의 제조방법을 설명하기 위한 공정 플로우 챠트(flow chart).
도 2는 본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법을 설명하기 위한 공정 플로우 챠트.
상기와 같은 목적을 달성하기 위한 본 발명의 고전압 반도체 소자의 제조방법은, 실리콘 기판에 고전압 피모스 및 엔모스용 N-웰 및 P-웰과 N-드리프트 영역 및 P-드리프트 영역을 형성하는 제1공정; 상기 제1공정이 수행된 실리콘 기판의 적소에 소자분리막을 형성하는 제2공정; 상기 제2공정이 수행된 실리콘 기판 내에 고전압 N-채널 스탑 및 P-채널 스탑 이온주입을 수행하는 제3공정; 상기 제3공정이 수행된 실리콘 기판에 저전압 피모스 및 엔모스용 N-웰 및 P-웰을 형성하는 제4공정; 상기 제4공정이 수행된 실리콘 기판에 차례로 고전압 및 저전압 피모스의 문턱전압 조절용 이온주입을 수행하는 제5공정; 상기 제5공정이 수행된 실리콘 기판의 저전압 영역에 형성된 게이트 산화막을 제거하고, 저전압 엔모스의 문턱전압 조절용 이온주입을 수행하는 제6공정; 상기 제6공정이 수행된 실리콘 기판 상에 게이트를 형성하는 제7공정; 상기 제7공정이 수행된 실리콘 기판에 차례로 저전압 엔모스 및 피모스용 LDD 이온주입과 소오스/드레인 이온주입을 수행하는 제8공정; 및 상기 제8공정이 수행된 실리콘 기판 상에 다층금속배선을 형성하는 제9공정을 포함하는고전압 반도체 소자의 제조방법에 있어서, 상기 제3공정은 제4공정시의 N-웰 마스크 및 P-웰 마스크를 사용하여 동시에 수행하며, 상기 제5공정에서의 고전압 피모스의 문턱전압 조절용 이온주입 및 제8공정에서의 저전압 피모스용 LDD 이온주입은 마스크의 사용없이 블랭킷 이온주입으로 수행하고, 상기 제7공정에서의 게이트는 텅스텐 폴리사이드(W-polycide) 구조로 형성하는 것을 특징으로 한다.
여기서, 상기 제1공정에서 N-웰 형성시의 이온주입은 인(P)을 120∼130KeV의 에너지 및 4∼7×1012이온/㎤의 도우즈로 수행하며, 상기 제5공정에서의 고전압 피모스의 문턱전압 조절용 이온주입은 BF2를 55∼65KeV의 에너지와 5∼8×1011이온/㎤의 도우즈로 수행한다.
또한, 상기 제8공정에서의 저전압 엔모스용 LDD 이온주입은 23∼27KeV의 에너지와 3.3∼3.5×1013이온/㎤의 도우즈로 수행하며, 저전압 피모스용 LDD 이온주입은 BF2를 28∼32KeV의 에너지 및 1.8∼2.2×1013이온/㎤의 도우즈로 수행한다.
본 발명에 따르면, 종래 보다 5매의 마스크 및 5회의 포토 공정을 줄일 수 있기 때문에 제조 공정을 단순화시킬 수 있음은 물론, 제조비용을 절감할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 0.30㎛ 18V 고전압 반도체 소자의 제조방법을 설명하기 위한 플로우차트로서, 이를 설명하면 다음과 같다. 여기서, 도 1과 동일한 공정에 대해서는 그 설명을 생략하고, 상이한 공정에 대해서만 설명하도록 한다.
도시된 바와 같이, 본 발명의 고전압 반도체 소자의 제조방법은 종래의 그것과 대체로 유사하게 진행되지만, 5회의 포토 공정 및 5매의 마스크 사용이 생략되고, 아울러, 2회의 이온주입 공정이 생략된다.
자세하게, 본 발명의 방법은 도 1에 도시된 종래의 그것과 비교해서 동일한 마스크 및 공정 조건을 이용하여 동일한 공정순으로 진행하지만, 고전압 N-필드 마스크(M6) 및 P-필드 마스크(M7)를 이용하는 포토 공정과 고전압 피모스 및 엔모스용 N-채널 스탑 이온주입 및 P-채널 스탑 이온주입 공정, 고전압 피모스의 문턱전압 조절을 위해 고전압 피모스 영역을 노출시키는 마스크(M10)를 이용하는 포토 공정, 저전압 피모스의 LDD 영역을 형성하기 위해 저전압 피모스용 LDD 마스크(M15)를 이용하는 포토 공정, 및 게이트 형성을 위한 산화막 식각용 마스크(M18)을 이용하는 포토 공정을 생략한다.
여기서, 상기 공정들을 생략하기 위해 본 발명의 방법은 상기 생략된 공정들을 다음과 같이 대체한다.
먼저, 고전압 피모스용 N-채널 스탑 이온주입 공정 및 P-채널 스탑 이온주입 공정은 기판의 소정 영역을 마스킹(masking)하기 위한 N-필드 마스크(M6) 및 P-필드 마스크(M7)를 이용하는 포토 공정은 생략하지만, 그 자체는 후속하는 저전압 N-웰 마스크(M8)를 이용한 P형 불순물의 이온주입 공정과 저전압 P-웰 마스크(M9)를이용한 N형 불순물의 이온주입 공정시에 함께 수행한다.
그 다음, 고전압 피모스의 문턱전압 조절을 위한 이온주입 공정은 고전압 피모스 영역을 노출시키는 마스크(M10)를 이용하는 포토 공정을 생략한 상태로, 마스크의 사용없이 블랭킷 이온주입으로 수행한다. 이때, 상기 블랭킷 이온주입에 의해 고전압 피모스의 문턱전압이 조절될 수 있도록, 고전압 N-웰 형성시의 이온주입 도우즈를 종래의 그것과 비교해서 하향 조절한다. 예컨데, 고전압 N-웰 형성을 위한 이온주입은 인(P)을 120∼130KeV의 에너지, 바람직하게, 125KeV의 에너지로 수행하며, 도우즈는 종래의 8×1012이온/㎤ 보다 낮은 4∼7×1012이온/㎤, 바람직하게, 6×1012이온/㎤의 도우즈로 수행한다. 아울러, 고전압 피모스의 문턱전압 조절을 위한 블랭킷 이온주입은 BF2를 55∼65KeV 및 5∼8×1011이온/㎤의 도우즈, 바람직하게, 60KeV의 에너지 및 7×1012이온/㎤의 도우즈로 수행한다.
다음으로, 저전압 피모스의 LDD 영역을 형성하기 위한 이온주입 공정은 앞서와 마찬가지로 저전압 피모스용 LDD 마스크(M15)를 이용하는 포토 공정을 생략한 상태로, 마스크의 사용없이 블랭킷 이온주입으로 수행한다. 이때, 상기 블랭킷 이온주입에 의한 저전압 피모스용 LDD 영역의 형성을 위해, 이전 단계인 저전압 엔모스의 LDD 영역의 형성시에 이온주입 에너지를 상향 조절하며, 이를 통해, 보상 효과가 이루어지도록 한다. 예컨데, 저전압 엔모스의 LDD 영역을 형성하기 위한 이온주입 은 인(P)을 종래의 20KeV 보다 높은 23∼27KeV의 에너지, 바람직하게, 25KeV의 에너지를 가지고, 3.3∼3.5×1013이온/㎤, 바람직하게, 3.5×1013이온/㎤의 도우즈로 이온주입하는 방식으로 수행한다. 아울러, 저전압 피모스의 LDD 영역을 형성하기 위한 블랭킷 이온주입은 BF2를 28∼32KeV, 바람직하게, 30KeV의 에너지를 가지고, 1.8∼2.2×1013이온/㎤, 바람직하게 2.0×1013이온/㎤의 도우즈로 이온주입하는 방식으로 수행한다.
계속해서, 게이트 형성을 위한 산화막 식각용 마스크(M18)을 이용하는 포토 공정은 게이트를 종래의 샐리사이드(salicide) 공정을 적용하는 방식 대신에, 텅스텐-폴리사이드(W-polycide) 구조로 형성하는 것을 의해 생략시킬 수 있다. 즉, 종래에는 게이트 마스크(M13)를 이용한 폴리실리콘막의 패터닝을 통해 고전압 및 저전압 게이트를 형성한 상태에서, 산화막 식각용 마스크(M18)을 이용하여 저전압 영역에서의 실리사이드막 형성 영역 상의 산화막을 식각 제거하고, 그런다음, 티타늄막과 같은 전이 금속막을 증착한 후, 열처리를 수행하여 상기 폴리실리콘 게이트의 표면 상에 금속-실리사이드막을 형성시키는 방식으로 게이트를 형성한다. 반면, 본 발명의 방법은 게이트 형성시에 폴리실리콘막과 텅스텐막을 적층시킨 후, 게이트 마스크(M13)를 이용한 패터닝을 통해서 텅스텐-폴리사이드 구조의 게이트를 형성한다. 따라서, 게이트 형성 이후에 실리사이드 형성 영역의 산화막을 식각하기 위한 추가 공정의 수행은 생략시킬 수 있다. 아울러, 고전압 게이트 산화막의 두께를 낮춤으로써, 특성 저하없이 실리사이드 형성 영역의 산화막 식각을 생략할 수 있다.
이하에서는 전술한 공정에 따라 제조된 본 발명의 0.30㎛ 18V 고전압 반도체 소자의 특성에 대해 설명하도록 한다.
하기의 표 1은 종래 및 본 발명에 따라 제조된 고전압 엔모스 및 피모스의 특성을 나타낸 것이다.
(표 1)
| 소 자 | Ids(㎂/㎛) | VtExtT(V) | Vts(V) | BVdss(V) | 비 고 | |
| 종 래(0.35㎛ 18V) | HV NMOS | 452 | 1.1 | 0.7 | 24 | Ti-silicde게이트 |
| HV PMOS | -260 | -1.1 | -0.85 | -24 | ||
| 본 발 명(0.30㎛ 18V) | HV NMOS | 448 | 1.53 | 1.04 | 22.5 | W-polycide게이트 |
| HV PMOS | -285 | -1.44 | -1.21 | -22 |
표 1에서와 같이, 본 발명의 고전압 피모스 및 엔모스는 전술한 5회의 포토 공정 및 이온주입 공정을 생략하고도, 종래의 그것과 유사한 특성을 갖는다.
하기의 표 2는 고전압 N-채널 스탑 이온주입 및 P-채널 스탑 이온주입 공정의 수행 유무에 따른 트랜지스터 특성을 나타낸 것이다. 여기서, 폴리실리콘 게이트의 폭/길이는 20㎛/4.0㎛ 이다.
(표 2)
| 소 자 | 항 목 | 종래 공정(고전압 N/P 채널스탑 이온주입) | 본 발명 공정(저전압 N/P 웰 이온주입) |
| 고전압 엔모스(HV NMOS) | Vts | 30V | 23V |
| BVdss | 21V | 24V | |
| 고전압 피모스(HV PMOS) | Vts | 30V | 27V |
| BVdss | -30V | -27V |
표 2에서와 같이, 본 발명의 고전압 엔모스 및 피모스는 고전압 N-채널 스탑 및 P-채널 스탑 이온주입을 저전압 N-웰 및 P-웰 형성시에 함께 수행하면서도, 상기 N-채널 스탑 및 P-채널 스탑 이온주입을 별도로 수행한 종래의 그것과 비교해서특성 차이가 크지 않으며, 따라서, 양호한 소자 특성을 얻을 수 있다.
하기의 표 3은 본 발명의 방법에 따라 고전압 반도체 소자를 제조하는 경우에서의 공정 단순화의 효과를 설명하기 위한 것이다.
(표 3)
| 구 분 | 종 래공정 조건 | 본 발명공정 조건 | 단순화공정 수 | 단순화비 율 (%) |
| 포토 공정 수 | 27 | 22 | 5 | 19% |
| 마스크 수 | 27 | 22 | 5 | 19% |
| 공정 단계 수 | 323 | 290 | 33 | 10% |
| 공정시간{Net Time(Hr)} | 361.87 | 320.37 | 41.50 | 11% |
| 공정시간{TAT Time(일)} | 15.08 | 13.35 | 1.73 | 11% |
표 3에서와 같이, 본 발명의 고전압 반도체 소자의 제조방법은 종래의 그것과 비교해서 5회의 포토 공정 및 5매의 마스크 사용이 생략되며, 아울러, 33단계의 세부 공정들이 생략될 수 있다. 이에 따라, 본 발명의 고전압 반도체 소자의 제조방법은 제조 공정 시간이 줄어들게 되며, 아울러, 제조 비용도 감소하게 된다.
이상에서와 같이, 본 발명은 기존의 고전압 반도체 제조 공정에서 5회의 포토 공정을 생략할 수 있음은 물론 5매의 마스크 사용을 생략할 수 있으므로, 제조 공정의 단순화를 얻을 수 있으며, 이에 따라, 제조 비용을 현격하게 절감시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 실리콘 기판에 고전압 피모스 및 엔모스용 N-웰 및 P-웰과 N-드리프트 영역 및 P-드리프트 영역을 형성하는 제1공정; 상기 제1공정이 수행된 실리콘 기판의 적소에 소자분리막을 형성하는 제2공정; 상기 제2공정이 수행된 실리콘 기판 내에 고전압 N-채널 스탑 및 P-채널 스탑 이온주입을 수행하는 제3공정; 상기 제3공정이 수행된 실리콘 기판에 저전압 피모스 및 엔모스용 N-웰 및 P-웰을 형성하는 제4공정; 상기 제4공정이 수행된 실리콘 기판에 차례로 고전압 및 저전압 피모스의 문턱전압 조절용 이온주입을 수행하는 제5공정; 상기 제5공정이 수행된 실리콘 기판의 저전압 영역에 형성된 게이트 산화막을 제거하고, 저전압 엔모스의 문턱전압 조절용 이온주입을 수행하는 제6공정; 상기 제6공정이 수행된 실리콘 기판 상에 게이트를 형성하는 제7공정; 상기 제7공정이 수행된 실리콘 기판에 차례로 저전압 엔모스 및 피모스용 LDD 이온주입과 소오스/드레인 이온주입을 수행하는 제8공정; 및 상기 제8공정이 수행된 실리콘 기판 상에 다층금속배선을 형성하는 제9공정을 포함하는 고전압 반도체 소자의 제조방법에 있어서,상기 제3공정은 제4공정시의 N-웰 마스크 및 P-웰 마스크를 사용하여 동시에 수행하며, 상기 제5공정에서의 고전압 피모스의 문턱전압 조절용 이온주입 및 제8공정에서의 저전압 피모스용 LDD 이온주입은 마스크의 사용없이 블랭킷 이온주입으로 수행하고, 상기 제7공정에서의 게이트는 텅스텐 폴리사이드(W-polycide) 구조로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1공정에서의 N-웰 형성시에 이온주입은인(P)을 120∼130KeV의 에너지 및 4∼7×1012이온/㎤의 도우즈로 이온주입하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제5공정에서의 고전압 피모스의 문턱전압 조절용 이온주입은BF2를 55∼65KeV의 에너지와 5∼8×1011이온/㎤의 도우즈로 이온주입하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제8공정에서의 저전압 엔모스용 LDD 이온주입은인(P)을 23∼27KeV의 에너지와 3.3∼3.5×1013이온/㎤의 도우즈로 이온주입하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제8공정에서의 저전압 피모스용 LDD 이온주입은BF2를 28∼32KeV의 에너지 및 1.8∼2.2×1013이온/㎤의 도우즈로 이온주입하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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