TWI286369B - Method of fabricating flash memory device - Google Patents

Method of fabricating flash memory device Download PDF

Info

Publication number
TWI286369B
TWI286369B TW094146419A TW94146419A TWI286369B TW I286369 B TWI286369 B TW I286369B TW 094146419 A TW094146419 A TW 094146419A TW 94146419 A TW94146419 A TW 94146419A TW I286369 B TWI286369 B TW I286369B
Authority
TW
Taiwan
Prior art keywords
region
impurity
type
source
concentration
Prior art date
Application number
TW094146419A
Other languages
English (en)
Other versions
TW200634996A (en
Inventor
Jeong-Hwan Park
Tae-Gyun Kim
Dong-Kee Lee
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200634996A publication Critical patent/TW200634996A/zh
Application granted granted Critical
Publication of TWI286369B publication Critical patent/TWI286369B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61C—DENTISTRY; APPARATUS OR METHODS FOR ORAL OR DENTAL HYGIENE
    • A61C19/00—Dental auxiliary appliances
    • A61C19/02—Protective casings, e.g. boxes for instruments; Bags
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61C—DENTISTRY; APPARATUS OR METHODS FOR ORAL OR DENTAL HYGIENE
    • A61C5/00—Filling or capping teeth
    • A61C5/40—Implements for surgical treatment of the roots or nerves of the teeth; Nerve needles; Methods or instruments for medication of the roots
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Health & Medical Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Oral & Maxillofacial Surgery (AREA)
  • Manufacturing & Machinery (AREA)
  • Animal Behavior & Ethology (AREA)
  • General Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Dentistry (AREA)
  • Epidemiology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Neurology (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Surgery (AREA)
  • Biomedical Technology (AREA)
  • Neurosurgery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

1286369 九、發明說明： 【發明所屬之技術領域】 本發明係關於快閃記憶體裝置，且更具體言之，係關於 一種製造快閃記憶體裝置之方法，其中可改良接面崩潰電 壓（JBV)及一高壓p通道金氧半導體（PMOS)電晶體之開啓 電流（on-current)範圍。 【先前技術】 在NAND快閃記憶體裝置中，當程式化/擦除時使用高壓 偏壓。為將高壓偏壓供應至單元，必須使一高壓電晶體位 於字線及位元線之末端，從而使得能夠平穩地施加一高壓。 在一其中每單元儲存丨位元之單層單元（下文中稱作 ’’SLC”）中，在自μ V至19·5 V下以500 mV階躍執行程式 化。然而’在一其中每單元儲存兩個或兩個以上之多層單 兀（下文中稱作!，MLC")中，單元分佈必須小於SLC之單元分 佈。因此，由製程範圍之狹窄而呈現一問題。 鲁 為解決此問題，在MLC中使用一高壓PM0S電晶體以改良 該單元臨限電壓分佈。 或相似部件。 圖la至Id為說明相關技術中製造快閃記憶體裝置之方法 勺】視圖相同參考數字將用以表示具有同樣功能之同樣 為裝k s知快閃記憶體裴置，在一 p型傳導半導體基板之
區域）。藉由一 卜。5亥半導體具有兩個 低壓元件區域（或單元 隔離製程將半導體基板10分為一 一活性區域及 106965.doc 1286369 "-場區域。 接下來參看圖la，一穿隨氧化膜lla，一用於浮動閘極之 多晶矽膜lib，一層間介電膜lie及用於控制閘極之多晶石夕 膜lid層壓於半導體基板10上。用於控制閘極之多晶石夕膜 lid，層間介電膜Uc及用於浮動閘極之多晶矽膜Ub藉由光 微影選擇性蝕刻，從而使得閘極11形成於高壓PM〇s電晶體 區域及低壓元件區域上。 .其後’為減輕藉由蝕刻製程造成之對閘極丨丨之損壞，藉 由再氧化製程在閘極11之側面及上表面上形成再氧化膜 12 〇 如圖lb中所示，將第一光阻層PR1塗佈於整個表面上且藉 由曝光及顯影製程將其圖案化，從而曝光高壓pM〇S電晶體 區域。 隨後將經圖案化之第一光阻層PR1用作光罩來植入卜離 子，k而在咼麼PMOS電晶體區域之閘極I〗之兩側上之n型 齡井中形成低濃度P型離子植入區域13。 該低濃度P型離子植入區域13用以減輕JBV減少現象，該 現象歸因於N型井與待隨後形成之高濃度p型離子植入區域 之間的濃度差而產生。此時，以一低濃度摻雜水平形成區 域13 〇 其後，如圖lc中所示，將第一光阻層pRl用作光罩來植入 P+離子，從而在低濃度p型離子植入區域i 3中形成高濃度p 型離子植入區域14。 藉此，完成了一具有由低濃度P型離子植入區域13環繞之 I06965.doc 1286369 而濃度？型離子植入區域14之雙摻雜汲極（000)結構的源 極與汲極接面。 當移除第一光阻層PR1之後，一深UV光阻係塗佈於整個 表面上作為第二先阻層PR2。如圖Id中所示，隨後圖案化該 第二光阻層PR2以曝光低壓元件區域。 隨後將經圖案化之第二光阻層PR2用作光罩來植入具有 一 1E13離子/cm3或更小之離子濃度的n型離子，諸如p31及 φ As75離子，從而在該低壓元件區域之閘極u之兩側上的半 導體基板10中形成低濃度N型離子植入區域1 5。 其後’雖然在圖式中並未展示，但是將第二光阻層PR2 移除且在高壓PM0S電晶體區域及低壓元件區域之閘極玉^ 之兩側上形成一分隔物。在該低壓元件區域之閘極1丨及該 分隔物之兩側上將N+離子植入至半導體基板1〇中，從而形 成一高濃度N型離子植入區域。 為使高濃度PMOS電晶體保持高接面崩潰（JBV)，需要低 • 濃度P型離子植入區域13之濃度較低。然而，若P型離子植 入區域13之濃度較低，則存在較少可用於電流的電荷载流 子且導致高壓PMOS電晶體之開啓電流的減少。 【發明内容】 本务明之一優點為一種製造快閃記記憶體裝置之方法， 其中，可在不降低JBV的情況下改良電流可導出性。 根據本發明之一實施例，提供一種製造快閃記憶體裝置 之方法’其包括以下步驟：在一具有—高射M〇s電晶體區 域及-低m元件區域之半導體基板上形成複數個閉極；在 106965.doc 1286369 s亥同壓PMOS電晶體區域之閘極的兩側上之半導體基板中 形成低濃度P型離子植入區域；將高濃度]31?2離子植入至高 壓PM〇S電晶體區域中以在低濃度P型離子植入區域内形成 间/辰度P型離子植入區域；及將低濃度N型雜質離子植入高 壓PMOS電晶體區域及低壓元件區域中。 根據本發明之第二實施例，提供一種製造快閃記憶體裝 置之方法，其包括以下步驟··在一具有一高壓pM〇s電晶體 _ 區域及低壓元件區域之半導體基板上形成複數個閘極；在 忒咼壓PMOS電晶體區域之閘極兩側上的半導體基板中形 成低濃度P型離子植入區域；將低濃度^·型雜質離子植入高 壓PMOS電晶體區域及低壓元件區域中；及藉由將高濃度 BF2離子植入咼壓pm〇s電晶體區域中來在低濃度p型離子 植入區域内形成高濃度p型離子植入區域。 在一實施例中，一種製造快閃記憶體裝置之方法包括在 一基板上界定一高壓區域及一低壓區域。該高壓區域提供 # 一用於一或多個經組態以在一第一電壓下操作之第一電晶 體的區域，該低壓區域提供一用於一或多個經組態以在一 低於該第-電壓之第二電壓下操作之第二電晶體的區域， 每一第一電晶體具有一閘極且在該閘極之每一側具有一源 極/汲極區域。一第一雜質區域係形成為該源極/汲極區域之 一部分，該第一雜質區域距該基板之一上表面一第一深 度，該第一雜質區域具有一第一傳導率且具有—第一雜質 >辰度。一第二雜質係形成為該源極/汲極區域之一部分，該 第二雜質區域距該基板之該上表面一小於該第一深度之第 106965.doc 1286369 二深度，該第二雜質區域具有該第一傳導率且具有一大於 該第-雜質濃度之第二雜質濃度。將第二傳導率之雜質植 =該源極/汲極區域中。該源極及極區域參照-在該閘極之 母-端提供之傳導區域，其中該傳導區域經組態為源極或 沒極區域。 該第一電晶體係一 PM0S電晶體且該第一傳導率係一 p型 傳導率’且該第二傳導率係—N型傳導率。使用第—能量位 準將第二類型之雜質植人該源極/沒極區域中，從而使得非 常大量之第二類型之雜質被植入至該第二雜質區域之下。 該第二雜質區域藉由用第一能量位準將第一類型之雜質植 入而形成，且用第二能量位準將第二類型之雜質植入該源 極/汲極區域中’該第二能量位準高於該第一能量位準。形 成第二雜質區域包括將BF2離子植入源極/沒極區域中同時 遮蔽該低壓區域。該BF2離子之氟（F)成分阻止卵）成分擴 散出源極/汲極區域及擴散至基板中。 在另-實施例中，一種製造快岡記憶體裝置之方法包括 在基板上界定一用於p型電晶體的高壓區域及一用型電 晶體的低壓區域；在P型電晶體中之至少一者之閘極的每一 側上形成一第一P型區域；型雜質離子植入該第一 P型 區域中；及使用BF2離子在該第一p型區域内形成一第二p 型區域，該第二P型區域具有一比該第一㈣區域高之濃度 位準。HN型雜質以-小於用於形成該第二p型區域之劑量 的劑量植入至該第一 1>型區域中。將N型雜質植入至一小於 該第二P型區域之深度的深度。 106965.doc -10- 1286369 【實施方式】 現將參照隨附圖式描述本發明之較佳實施例。 圖h至2d係說明根據本發明之一實施例之製造快閃記憶 體裝置之方法的剖視圖。相同的參考數字將用於表示且有 相同功能之同樣或相似部件。 〃 如圖2a中所示’在一具彳一高麼pM〇s電晶體區域及一低 麼元件區域之p型導電半導體基板20的高麼rnos電晶體區 ，中形成-N型井2〇a。該半導體基板2嗜由—隔離製程而 得以分為一活性區域及一場區域。 隨後，將一穿隧氧化膜2la、一用於浮動閘極之多晶矽膜 21b、一層間介電膜21()及一用於控制閘極之多晶矽膜層 壓於半導體基板20上。使用一光及蝕刻製程來選擇性地蝕 刻用於控制閘極之多晶矽膜21d、層間介電膜2lc及用於浮 動閘極之多晶矽膜21b，從而在高壓卩]^08電晶體區域及低 壓元件區域上形成閘極21。 為減輕藉由該蝕刻製程所引起之對閘極21之損壞，藉由 一再氧化製程在閘極21之上表面及側面上形成一再氧化膜 22 〇 如圖2b中所示’隨後在整個表面塗佈一第一光阻層pR 1。 藉由曝光及顯影製程將該第一光阻層pR1圖案化以使得曝 露高壓PMOS電晶體區域。
其後，將該經圖案化之第一光阻層PR1用作光罩來植入一 具有2.0E12至8.0E12離子/cm3之濃度的P-離子（諸如Bl 1離 子）’攸而在έ亥而壓PMOS電晶體區域之閘極21之兩側上之N 106965.doc 1286369 型井20a中形成低濃度P型離子植入區域23。隨後移除第一 光阻層PR1。 當植入B11離子時，離子植入能量為25至50 KeV，其中傾 角為0°。然而’為增強閘極2 1與源極與汲極接面之間的重 疊，傾角為3。至7。。該傾角界定植入至基板表面之離子的 入射角度。零度傾斜意謂離子之入射角度大體上與基板之 表面垂直。 φ 圖3係展示當閘極與歐姆接觸之間的距離（CtCsp)a L0 μπι及〇·6 μιη時取決於低濃度P型離子植入區域之濃度的 JBV變化。自圖3可看出，將jBV維持在22 ν或更高，低濃 度Ρ型離子植入區域23之濃度應保持在4.0Ε12至6.0Ε12離 子/cm3之間，在該範圍之外，JBv在濃度範圍内急劇下降。 在一實施例中，低濃度P型離子植入區域23具有2E12至8E12 離子/cm3之濃度。 在一金氧半場效電晶體（MOSFET)之操作中，通常需要升 • 高開啓電流以增大設計範圍，且需增加源極與汲極接面之 換雜濃度以升高該開啓電流。然而，若源極與汲極接面之 濃度升高，則由開啓電流升高但JBV減少之事實引出一個問 題。 為解決此問題，如圖2c中所示，亦在高壓PMOS電晶體區 域中執行形成低壓元件區域之低濃度N型離子植入區域24 的N-離子植入製程。 換吕之，藉由以一低濃度將一諸如磷光體（P)及砷（As)之 N•離子植入該低壓元件區域及該高壓PMOS電晶體區域 106965.doc •12- 1286369 中’在該低壓元件區域之閘極2 1之兩側於半導體基板2〇中 形成低濃度N型離子植入區域24。 同時，在該高壓PMOS電晶體區域中歸因於經植入之N型 離子而產生一效應，其中更大量的硼離子可相對地得以 植入一電流通過週期中。因此，存在一可增強開啓電流的 效應。 隨後，如圖2d中所示，在整個表面上塗佈一第二光阻層 φ PR2。藉由曝光及顯影製程將該第二光阻層PR]圖案化以使 得曝露高壓PMOS電晶體區域。 其後，將經圖案化之第二光阻層PR2用作光罩來植入一具 有南濃度的BF2離子，從而在低濃度!>型離子植入區域内形 成高濃度P型離子植入區域25。 若當植入離子時使用B丨丨，則歸因於隨後之熱處理製程而 使侍硼（B)離子過度地在半導體基板2〇下擴散。因此獲取一 良好的JBV變得較為困難。因此，藉由植入高濃度bf2離 • 子，在半導體基板20下之硼（B)的擴散受到在基板上向外擴 散之氟(F)離子抑制，從而可形成一具有淺深度之高濃度接 面。因此，在高壓區域中之PM〇s之源極及汲極區域在其上 部（區域25)具有相對高濃度且在其下部（區域23)具有相對 低濃度。在一實施例中，源極及汲極區域中之摻雜濃度自 該區域之上部至該區域之下部逐漸降低。因此，有可能最 小化高濃度p型離子植入區域25與N型井2〇a之間的濃度差 並因此獲取一良好JB V。 雖然在圖式中並未圖示，但是將第二光阻層pR2移除。在 106965.doc 1286369 高壓PMOS電晶體區域及低壓元件區域的閘極2 1的兩側上 形成一分隔物。隨後，在該低壓元件區域之閘極21及該分 隔物的兩侧上之半導體基板20中形成高濃度N型離子植入 區域，從而形成一DDD結構之源極與汲極接面。 上文已描述在植入N-離子之製程（圖2c)之後執行植入高 濃度BF2離子之製程（圖2d)。然而，應瞭解可在植入^^離子 之製程（圖2c)之前執行植入高濃度BF2離子之製程（圖2d)。 在此狀況下，植入P-離子時所使用之第一光阻層pR1亦可 在植入高濃度BF2離子之製程中使用。此可避免第二光阻層 PR2之形成且可簡化該製程。 如上文所述，本發明具有以下優點： 第一 ’當將N-離子被植入至低濃度元件區域時，深紫外 線（uv)光罩可為非必需的。因此，可避免視昂貴深uv光罩 之使用而定的生產成本。 第一’由於可省略深UV光罩製程，故可縮短轉回時間 (TAT)〇 第二’可藉由將N-離子植入至高壓pM〇s電晶體區域中來 在高壓PMOS電晶體的電流通過週期中植入更大量之硼（b) 離子。此產生經改良的開啓電流範圍。此外，由於將bf2 離子用作植入面壓PM〇s電晶體中的P+離子，故可防止B離 子擴散至底部中的現象。因此，有可能最小化高濃度p型離 子植入區域與N型井之間的濃度差並因此獲取一良hjbv。 仏&已參照較佳貫施例進行了以上描述，但應瞭解在不 偏離本發明及附加申請專利範圍之範疇的前提下可由一普 106965.doc -14- 1286369 通熟習此項技術者對本發明做出變化及修正。 【圖式簡單說明】 圖1 a至1 d為說明相關技術中製造快閃記憶體裝 的剖視圖。 置之方法
圖2a至2d為說明根據本發明之一實施例之製造快閃記憔 體裝置之方法的剖視圖。 圖3為展示JBV對低濃度P型離子植入區域之濃度的圖 表0 【主要元件符號說明】 10 11 a lib 11c lid 11 半導體基板 穿隧氧化膜 多晶矽膜 層間介電膜 多晶碎膜 閘極
12 13 14 15 20 20a 21 2 1 a 21b 再氧化膜 低丨辰度P型離子植入區域 南丨辰度P型離子植入區域 低濃度N型離子植入區域 半導體基板 N型井 閘極 穿隧氧化膜 多晶石夕膜 106965.doc -15- 1286369 21c 21d 22 23 24 25 PR1 PR2 層間介電膜 多晶砍膜 再氧化膜 低濃度P型離子植入區域 低濃度N型離子植入區域 高濃度P型離子植入區域 第一光阻層 第二光阻層
106965.doc -16-

Claims (1)

1286369 十、申請專利範圍： 一種製造一快閃記憶體裝置之方法，該方法包含·· 在一基板上界定一高壓區域及一低壓區域，該高壓區 域提供一用於一或多個經組態以在一第一電壓下操作之 第一電晶體的區域，該低壓區域提供一用於一或多個經 組態以在一低於該第一電壓之第二電壓下操作之第二電
:曰體的區域，每一第一電晶體具有一閘極且在該閘極之 母一側面上具有一源極/汲極區域，· 形成一第一雜質區域作為該源極/汲極區域之一部分， 該第-雜質區域距該基板之一上表面一第一深度，該且 有第：傳導率之第一雜質區域具有一第一雜質濃度； 形成一第二雜質作為該源極/汲極區域之一部分，該第 π雜貝區域距该基板之該上表面-小於第一深度之第二 冰度’ ^第二雜質區域具有該第一傳導率且 該第1質濃度之第二雜質濃度；及 於 將第-#導率之雜質植入該源極/汲極區域中。 •:睛求項1之方法，其中該第-電晶體係-ρ通道金氧半 二電晶體且該第—傳導率係㈣傳導率，且該第 一傳導率係Ν型傳導率。 3·如請求項1之方法， 型之該 套其中使用一苐一能量位準將該第二類 植人邊源極/汲極區域中，⑼而使得顯著大 下。5一類型之該等雜質被植入在該第二雜質區域 4.如請求項1之方法 其中藉由用一第一能量位準植入該第 106965.doc 1286369 類型之雜質形成該第二雜質區域，且用一第二能量位 準將該第二類型之該等雜質植入該源極/汲極區域中，該 第一能量位準高於該第一能量位準。 5· ^睛求項丨之方法，其中在形成該第一雜質區域之後將該 第一傳導率之該等雜質植入該源極/汲極區域中。 月长項1之方法，其中在形成該第一雜質區域之前將該 第一傳導率之該等雜質植入該源極/汲極區域中。 7.如請求項1之方法，其中該形成一第二雜質區域包括將 BF2離子植入該源極/汲極區域中同時遮蔽該低壓區域。 8· 士咕求項7之方法，其中使用具有一2E12至8Ει 2離子/⑽3 、’辰又的B ]丨離子形成該第一雜質區域。 9·如喷求項8之方法，其中藉由使用一乃至5〇 KeV之能量位 準植入B11離子形成該第一雜質區域。 10.如明求項7之方法，其中該等叫離子之氟⑺成分阻止硼 (B)成刀擴散出該源極/汲極區域及擴散至該基板中。 U·如咕求項7之方法，其中使用具有一 4 E12至6E12離子/cm3 之濃度的Βπ離子形成該第一雜質區域。 12· 一種製造一快閃記憶體裝置之方法，該方法包含·· 在基板上界定一用於Ρ型電晶體的高壓區域及一用 於Ν型電晶體的低壓區域； 在該等ρ型電晶體中至少一者之一閘極的每一側面上 形成一第一ρ型區域； 將一 Ν型雜質離子植入該第一ρ型區域中；及 一 ρ型區域内形成一第二ρ型區 使用BF2離子在該等第 106965.doc 1286369 域，兮 古的IP型區域具有一比該第-P型區威之濃度位準 同h辰度位準。 13 ·如請皮 區祕、2之方法’其中以-小於-用以形成該第二p型 :或之劑量的劑量將該㈣型雜質植入該第一 p型區域 中。 W如請求項13之方法’其巾將料N_f植人—在該第二 P型區域之深度之下的深度。
106965.doc
TW094146419A 2005-03-22 2005-12-23 Method of fabricating flash memory device TWI286369B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050023471A KR100624912B1 (ko) 2005-03-22 2005-03-22 플래쉬 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
TW200634996A TW200634996A (en) 2006-10-01
TWI286369B true TWI286369B (en) 2007-09-01

Family

ID=37030641

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094146419A TWI286369B (en) 2005-03-22 2005-12-23 Method of fabricating flash memory device

Country Status (5)

Country Link
US (1) US7384844B2 (zh)
JP (1) JP2006270044A (zh)
KR (1) KR100624912B1 (zh)
CN (1) CN100431138C (zh)
TW (1) TWI286369B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005091344A1 (en) * 2004-03-15 2005-09-29 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
KR100816755B1 (ko) 2006-10-19 2008-03-25 삼성전자주식회사 플래시 메모리 장치 및 그 제조방법
US8026544B2 (en) * 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
CN104347501B (zh) * 2013-08-07 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US11018259B2 (en) * 2015-12-17 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device comprising gate structure and doped gate spacer
CN108109908B (zh) * 2016-11-25 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110797342B (zh) * 2019-10-17 2022-05-27 上海华力集成电路制造有限公司 存储器件的制造方法及该存储器件

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334134A (ja) * 1992-06-01 1994-12-02 Seiko Instr & Electron Ltd 半導体装置の製造方法
JP3431647B2 (ja) * 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JPH0774355A (ja) * 1993-08-31 1995-03-17 Nec Corp 半導体装置及びその製造方法
JP3426039B2 (ja) * 1994-10-05 2003-07-14 三菱電機株式会社 不揮発性半導体記憶装置の製造方法
US5880502A (en) * 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
US6180470B1 (en) * 1996-12-19 2001-01-30 Lsi Logic Corporation FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements
TW432719B (en) * 1997-12-24 2001-05-01 United Microelectronics Corp Flash memory structure with split gate and source-side injection and its manufacturing
JP3381147B2 (ja) * 1999-04-16 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
JP4501183B2 (ja) * 1999-09-14 2010-07-14 株式会社デンソー 半導体装置の製造方法
KR100624922B1 (ko) * 1999-12-28 2006-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP2001196476A (ja) * 2000-01-07 2001-07-19 Toshiba Corp 半導体装置及びその製造方法
US6297108B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Method of forming a high voltage MOS transistor on a semiconductor wafer
JP2002033397A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置
JP2002043436A (ja) * 2000-07-28 2002-02-08 Denso Corp 半導体装置の製造方法
JP2002118177A (ja) * 2000-10-11 2002-04-19 Toshiba Corp 半導体装置及びその製造方法
SE519382C2 (sv) * 2000-11-03 2003-02-25 Ericsson Telefon Ab L M Integrering av självinriktade MOS-högspänningskomponenter samt halvledarstruktur innefattande sådana
US6605506B2 (en) * 2001-01-29 2003-08-12 Silicon-Based Technology Corp. Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays
JP2003051552A (ja) * 2001-08-03 2003-02-21 Hitachi Ltd 半導体集積回路装置の製造方法
KR100390921B1 (ko) * 2001-11-08 2003-07-12 주식회사 하이닉스반도체 고전압 반도체 소자의 제조방법
KR100466194B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법
KR100493025B1 (ko) * 2002-08-07 2005-06-07 삼성전자주식회사 반도체 메모리 장치의 제조 방법
KR20040062276A (ko) * 2003-01-02 2004-07-07 삼성전자주식회사 플래시 메모리 소자의 주변 트랜지스터 형성방법
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
KR100542394B1 (ko) * 2003-09-08 2006-01-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트전극 형성방법

Also Published As

Publication number Publication date
CN1841708A (zh) 2006-10-04
TW200634996A (en) 2006-10-01
US7384844B2 (en) 2008-06-10
CN100431138C (zh) 2008-11-05
US20060223264A1 (en) 2006-10-05
JP2006270044A (ja) 2006-10-05
KR100624912B1 (ko) 2006-09-19

Similar Documents

Publication Publication Date Title
TWI436430B (zh) 具有降低之本體電位之ｓｏｉ電晶體以及形成該ｓｏｉ電晶體之方法
US9024384B2 (en) Indium, carbon and halogen doping for PMOS transistors
TWI286369B (en) Method of fabricating flash memory device
JPH09270466A (ja) 半導体装置及びその製造方法
JP2006019373A5 (zh)
US9093319B2 (en) Semiconductor device and manufacturing method thereof
US20100308420A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20030209758A1 (en) Transistor of semiconductor device, and method for forming the same
JP2003179223A (ja) トレンチゲート型半導体装置およびその製造方法
JP2004056069A (ja) 半導体素子の高電圧接合形成方法
WO2009041741A1 (ja) Ｄｍｏｓトランジスタ及びその製造方法
KR101489330B1 (ko) 숏 채널 효과가 개선된 반도체 장치의 제조방법
JP5258193B2 (ja) フローティングゲート型メモリアレイの製造方法
KR20080038934A (ko) 고전압 소자의 제조 방법
US20070275531A1 (en) Method of manufacturing flash memory device
KR100628241B1 (ko) 반도체 소자의 제조 방법
JP2007088488A (ja) 電界効果トランジスタ及びその製造方法
KR20060110194A (ko) 플래쉬 메모리 소자의 제조방법
JPH07147399A (ja) 半導体装置
US20150348973A1 (en) Semiconductor integrated circuit (ic) device and method of manufacturing the same
TW538507B (en) Structure of a mask ROM device
KR100546939B1 (ko) 플래쉬 메모리 소자의 고전압 트랜지스터 제조 방법
KR20060102193A (ko) 플래쉬 메모리 소자의 ｐｍｏｓ 트랜지스터 제조방법
JP2011181582A (ja) 半導体装置の製造方法
CN113451132A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees