TW516232B - Structure and process integration for producing transistors having independently adjustable parameters - Google Patents

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Rama Divakaruni
Jeffrey P Gambino
Jack A Mandelman
Rajesh Rengarajan
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Ibm
Infineon Technologies Ag
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Description

516232 五、發明說巧（1) 一~ -— ί · 技術» 本發明概言之係關於半導體之製造，且更明確地說 於肋SFET (金.屬氧化物半導體場效應電晶體）元件之°製” 造。 已獲證實，實際上，調整已知之M〇SFET結構與製程之能 力由於許多顧慮及競爭因素而複雜化。時常，發展一纟士 或製程強化以解決一特定問題之需要導致其他問題之^ 生二而該等其他問題以前並非問題。例如，暈圈植入摻 經常用以提供一強化通道摻雜區於源極-汲極（S—D)擴散之 週邊（例如硼暈圈經常用KNM0SFET之“ s—D擴散週^)月。 但是、，實際上，高通道摻雜（包含高暈圈植入摻雜）以抑制 紐通道滾降之需要可導致接面漏電之增加，高接面電容， 與熱載子惡化。做為另一範例，雙功函數閘極導電區 增需求可導致額外之製程整合複雜度（以避免， 極b 絕緣區）〇 J 4 取近變得愈來愈受到青睞之鄰接閘極導電區間之空間呈 有較大之長寬比還導致其他問題。較大之閘極導電區.堆最 促成較大之長寬比之需求，而較大之閘極導電區堆疊是ς 成低表面電阻，以及不斷縮小之元件尺寸所必需。但是， 大長寬比傾向於限制使用角狀S_D與暈圈植入之能力，且 向於·使得電介質間隙填充製程複雜化。為填充此種大 、'比間隙，電介質（例如矽酸硼磷玻璃或BPSG)之熔化為 必需。但是此種熔化傾向於增加一已經臨界之熱預算，而
516232 五、發明說冏（2) 廓之伸 縮及也 此接著使得必需包含該熱預算以實|現摻雜輪 避免硼滲透閘極絕緣區 阳 因為遭遇橫截面面積之降低，所以包含門u、 電阻之困難會導致其他複雜性。為降低閘^ ^導電區表面 阻’較高位準之“針織”接線受到使用（例°如電區接線電 。活T織接線傾向於增加設計複雜度。 十、哉予元線） 因此，本發明之主要目標是提供一改良之社 以產生半導體元件，例如MOSFET，並達成降=構與製程， 苓透顧慮之目標。本發明之另一目標是降低可=預异與硼 比’且同時維持低表面電阻。本發明之另一目，^長寬 可建構此種改良之改良型M〇SFET通道結構。I疋提供一 私疋挺供一具有改良之電氣特徵之M〇SFET，苴 八 :t短通道效應'，較低之接面電容，降低之接面漏^ ?盥 改良之熱載子可靠度。 *面漏電，與 發明摘要 列：Π =易i之該等與其他目標是根據本發明藉由下 之制^來達f別修改用以製造半導體元件，例如MOSFET， 函『丄=‘程之傳統閘極側壁氧化步驟之後提供雙功 顧庹（r "^大〜降低熱預异與硼滲透顧慮。熱預算之 /Λ 介f溶化）是藉由一新奇元件結構來進 比，且同Hi其中該新奇結構允許一降低之間隙長寬 輕對於面電阻值…低之間隙長寬比也減 S'D盘二植入電介質材料 一軍圈植入之使用，如果想要的話。
第7頁 516232 五、發明說明（3) 一新奇結構與用以製造—MOSFEP通道，橫向摻 製程進-步受到提供1中該橫向摻雜輪廓短m 應，並同時提.供低S-D接面電容與漏電，以及對 通道效 效應之抗擾性。本發明之另一特點是接柱迓，、載子 電容之降低的可能性，目為本發明之製程允電區之 物閘極蓋與氧化物側壁間隔層來形成一無邊界=了乳化 本發明之製程與結構之—重要特點是S_D接面之 無關於受到執行之閘極導電區摻雜。此種製程更容>易° N+選通之p型場效應電晶體（pFET，s)與^ 達成 電日日體（NFET s)，除了標準之N+選通之肝打與以 P F E T以外。因此，本發明之製斧斑 、
^ ^| 1私與結構達成多種MOSFEJ 結構。此弹性對於產品設計者而言非常重要。 , Κ寸圖簡矩說$ 當參照附㈣閱讀下列詳細說明時應最容㈣解本發 二=二根據一般慣例，附圖之各種特點並非依 '、?、： ： t、，、曰。相反地，為清楚顯示起見，各種特點 之寸文到任意放大或縮小。下列圖形包含於附圖： 圖丄至9是一些循序示意圖，且該等圖形展示用以製造-MOSFET結構之本發明之改良製程與結構的第一實例； 圖10至15疋-些循序不意圖，且該等圖形展示用以製造 一 MOSFEJ結構之本發明之改良製程與結構的第二實例； 圖1 6疋一展不起源於本發明第二實例之，如圖工〇 至15所示，與傳統之㈣訂以間之定性比較的圖形；且 圖17至21疋一些循序示意圖，且該等圖形展示用以製造 516232 五、發明說明（4) /具有STI iMOSFET結構之本發明改良製程與結三 實例。 在隨後之說明中，用以建構本發明之改良之以範實例 將受到說明，其中每-示範實例導致戴然不同之橫向通道 輪廓：製程流，：此種差異導致截然不同之元件表 現。應可理解熟悉本技術領域之工程師仍可實施其他變 動’且因此所揭示之圖形不應解釋成為對 發 _ 造=制。第-實例是參照圖⑷所示之示意圖序列來加 以説明。 ΐ i看圖1 ’ Τ犧牲氧化物層1生長於基本晶圓2 (例-如 〜圓）’且接者沉積-多晶秒或等效材料層3與 或等效：料層4。因為多晶石夕㈣後將做為氣化： 蝕刻之蝕刻止層，所以此層之摻雜並非㈣。氮化物層4 之厚度將決定-隨後要形成之低電阻率金屬； 製程來圖樣化及形成凸起之淺壕溝隔絕咖 充mr區5之前，最好再一次使用本身在本 為 所知之製程來執行隔絕植入。 A為承 5月參看圖2 ’此製程藉由下列方六繼择 與咖區5經歷一對於多晶石夕r有；之 異性敍刻製程，例如活性離子钱刻（RIE)製程，缓 阻1(PI〇層7受到適當圖樣化之穿孔。因此，孔徑或 同犄形成於（墊）氮化物層4與鄰接之RSTI區5。該等穿孔6
第9頁 516232 五、發明說$ (5) ::參看圖3 ’曝露之多晶矽層3接著經歷 =有選擇性之活性離子餘刻製程，且停止於位 氧化物W。擊穿離子植入（ρτ…）是藉由圖3二 來展不。一相當深之副表面，擊穿抑制植入8 ( 一“止 源極與汲極間的擊穿。卩後要叉到形成之咖ET之 :參看圖4 ’光阻層7接著受到移除，且 :孔之側則。。間隔層9最好是利用一包含p型雜質J材 :著=一！ί，例如BSG (彻玻璃），來形成。通道 壓（v Γ 離子植人（I/I)以設定M0SFET之臨限電 入t) ’明參看圖4之箭號，進而定義通道換雜輪摩或乂植 I Q Vt植入1 1之邊緣偏離多晶矽/氮化物堆疊之側壁 層^ ^隨後之說明應可明瞭，此種輪廓導致鄰近s_d擴散 面t雜濃度很低。此種組態接著提供低接面電容，低 問與對於熱载子效應之抗擾性，且同時使得短通道 问畸最小化。 ^ :參看圖5，BSG間隔層9接著針對氮化物層4與^了丨區㊀ 移充選擇性叉到移除。曝露之犧牲氧化物層1其後受到 層/I γ且一閘極電介質層12形成於其之位置。閘極電介質 二稽可包含一熱生長之3丨〇2，一氮化物閘極氧化物，或一 屑、之電介質膜。閘極電介質層12也形成於曝露之多晶 9 0之側壁1 3。 516232 五、發明說明（6) +明食看圖6 ’ 一多晶矽（或等效材丨料）層沉積至完全填滿 二孔6之厚度，以形成一閘極結構1 4。多晶矽層首先受到 f i一化至墊氮化物層4之頂表面，反接著針對氧化物與氮 匕1 L擇性受到凹陷，如圖所示。此多晶石夕凹陷運作實質 ^ α除夕日日矽之RS T I區5之接線通道。閘極結構丨4之曝露 夕?，妾著受到離子植入，請參看圖6之箭號，以設定閑 ^電區之功函數。此植入最好受到二次遮罩與執行以提 七、雙功函數閘極摻雜。 / ί看圖7鎢（或可能另一種财火金屬，例如組或鉬， ^該等耐火金屬之矽化物）沉積於問極結構14之上，填充 定義於閑極以上之空穴，與形成於RSTI區5之接線通道J 6 :内嫣層1 5針，對/氧化物與氮化物選擇性受到平坦化及四 C V D (化车氣相沉積）氧化物層1 7接 ;=成：絕緣蓋於嫣層15之上。嫣形成一㈣=極 ^臾、7 9 。乳化物盖稍後將用以形成對於閘極導電區是無 邊界之擴散接點。 一 ：：f圖8 /墊氮化物層4是藉由使用熱磷酸之蝕刻(或 性下^、^f乾性钱刻’以在對於Si4Si()2具有高度選擇 θ彳卜铷1 ΐ、匕矽）來移除，且曝露之多晶矽層3經歷一對於 S-D延# Μ Λ 1 R 各向異蝕刻（例如活性離子蝕刻）。 ύ υ延1甲植入1 8可右制招 4H a θ m 任版私之此點受到實施，且如果想要的 活，互補暈圈植入可為 了又到加入。氧化物間隔層1 9接著形成 y、ύ υ接點牙孔之制辟 ^ ,一 J Ά 且較向濃度之接點植入受到執 彳丁 ° 五、發明說日^ (7) ... ' ;. . 值得注意的是s-D擴散植入之摻雜種類之設定無關於閘
極導電區之摻雜種類。此彈性使得極多種M〇SFET結構可受 到形成，其中.包含p+選通之NFET，N +選通之PFET，N +選通 之NFET ’與P+選通之pfet。此種特點賦與產品設計者在選 f製造之元件之臨限電壓（Vt)方面具有增加之彈性。以 則’因為必須進行額外之通道植入，所以提供臨限電壓 (vt)之此種選擇需要遠較複雜之製程。
則述製程也可用以形$Ρ+選通之陣列NM〇SFET。p +選通 之，^NMOSFET元件允許通道摻雜濃度之降低（此改善資料 保留時間），在字元線提升期間之閘極氧化物電場之降 低，與無需負字元線低”，因為負閘極電位現在是利用 一閘極與 線低”特 低摻雜分 之接面電 此結構 閘極導電 體（D_M) 界接點可 請參看 之上，以 提供一姓 DRAM之儲 罩，薄氮
源極間之内建功函數差來達成。此“内建負字元 點大幅簡化字元線驅動器之設計。圖8所示之降 ，在S-D接面提供一降低之電場，而此導致降低 容’降低之漏電，與改良之熱載子可靠度.。 現在已準備就緒可用以形成無邊界之接點。通往 區之無邊界擴散接點廣泛用於動態隨機存取記憶 陣列’其中密度極為重要。前述製程也允許.無邊 用於除\DRAM陣列電晶體以外之M0SFET應用。 圖9 ’、一薄氮化物層2 〇首先沉積於圖8所示之結構 致合成之沉積符合位於其下之特點。氮化物層2 〇 刻阻擔層於不要接觸之擴散（例如深壕溝電容器 存即點擴散）之上。藉由使用一位元線暈圈遮 化物層20在位置21受到開啟，且位置21鄰接想要 516232
$ 13頁 516232 五、發明說明（9) 入2 3…偏·離側壁1 〇，且是利用一雜賢類別來執行，其中該雜 質類別之極性相反於前述Vt與ρτ植入用以形成止槽8與摻 雜植入1 1之雜質類別之極性。 /列如，對於N型MOSFET而言，Vt與打植入應利用一p型雜
負，例如硼或銦，來執行。反摻雜植入2 3接著應利用一 N 型雜質，例如砷或磷，來執行。Vt摻雜植入丨丨與反摻雜植 士 23彼此互補以產生一摻雜濃度（在所示之實例中，於通 j之中亡區），且該摻雜濃度低於\摻雜植入丨丨或反摻雜 哥=3單獨所產生之濃度。反摻雜區之淨摻雜種類可為p 型或N型，決定於所要之元件特徵。 如在第一實例中，且請參看圖1 2， 牲氧化物層1是藉由已知之砧μ 门⑻層y與曝路之·犧 曾展1 9^ ^丄 蝕刻技術來移除。一閘極電介 ^層1 2文到形成。臨限電壓Γ 摻雜和，形成於通道之電邊^)與反摻雜植入之補償導致 凊參看圖1 3，製程接菩如楚 — 多晶矽層閘極結構4且植入擁Λ一了貫含例所述繼續，以形成— 緊接在此製程步驟之後的是二函數，質。請參看圖Π ’ 性卿之形A，與蓋氧化物^ =線通道之高導電 見，且請參看圖1 5，第二實例^ ，成。為求完整起 前所述之S-D延伸植入18盘仆兀件是展示成為緊接在先 隨後步驟接著受到執行以完成所物要= 一實例所述。 所要之結構，如先前針對第 第二實例之元件與第一實 調。前-元件具有形成 ：：間之主要差異值得強 道之末端之Vt摻雜槽u，與中 ^6232 五、發明說明（10) 單相。，後-元件具有形成為集中於通 雜。‘之早-'摻雜植入11與通道之末.端之輕度二 準Μ請:第二實例之·ΕΤ之、滾降特徵24與 丰MOSFET (亦g卩具有傳統，均句 ‘ MOSFET)之滾降特徽μ总毛丨丨〜M & & /雜刀佈之 嫌η,夕六产 又到疋性比較。由於（末端）Vt摻雜 ^ 存在，所以當第二實例之M0SFET之通道長度降估 時，臨限電壓ut) “抖動，，或相對於標„osm ^低 滚降而言維持相當恒定。“抖動”之程 2 11，之相對濃度。 心、雜槽 當通道變短時，摻雜槽丨丨，延伸通過一較大百分率之通 道H。因此，在該長度之通道上平均求得之^摻雜濃1 會隨著通道長度之降低而增加，以補償正常之滾降效應二 藉由集中為MOSFET選定之標稱通道長度於抖動尖峰"，:於 製程變異造成之通道長度變異所導致之vt總體變異可受到 降低，相對於標準MOSFET所導致之Vt總體變異而言。又 前述二實例皆使用凸起之淺壕溝隔絕（RST丨）區。雖然目 前被與為較不受歡迎，也可實施前述之改良至使用淺環溝 隣絕CS T I )區之結構。一此種實例將參照圖丨7至2 1來加以 説明。就其使用集中於通道長度中央之單一Vt摻雜植i 其其之邊緣偏離鄰接之S-D擴散而言，此STI實例對應於第 /實例。如果想要的話，也可使用S T I於一對應於第二實 例之實例（藉由結合第二與第三實例）。 請參看圖1 7，墊結構最好包含用於STI區26之一犧牲氣 第15頁 516232 五、發明說明（ll) 化 化 物層1與一氮化物層2 7。請區別此結構與用於RST I之氧 物/多晶石夕/氣化物系統。在傳統之深壕溝（DT )儲存電容 器受到界定之前’用於STI實例之氧化物/氮化物墊結構 可為原始形成於基質之墊結構之一部份。因此，就STi製 2而言，原始之墊結構無需受到移除，且一新墊結構無需 =到界定。應區別此製程與使用RST丨之最先二實例，其中 虱化物/多晶矽/氮化物墊結構最好是一新墊結構（因為氧 化物/多晶矽/氮化物系統較不相容於〇丁製程）。 。月參看圖1 8 ’ ST I製程使得氮化物層2 7經歷一有方向性 各向異性蝕刻製程，例如R丨Ε製程，經由適當圖樣化於光 阻（PR)層7之穿孔。因此，孔徑或穿孔6同時形成於（塾）氮 化物層27擊穿離子植入（ρτ川）是藉由㈣之箭號來展 :。二相當深之副表面，擊穿抑制植入8 ( 止槽，，）接著 ^ ^形成以防止稍後要形成之㈣SFET之源極與汲極間之 :二硼•來^ 、社里之離子植入（1/1)以設定MOSFET之臨限電 植人\ 1 V L圖1 9之箭號，進而界定通道摻雜輪摩或V 1〇。 植入11之邊緣偏離多晶矽/氮化物堆疊之侧壁七 請參看圖2 0 到移除。曝露 G間隔層9接著針對氮化物層2 7選擇性受 之犧牲氧化物層1其後受到移除，且一問極又 516232 五、發明說明（12) 電介質·層1 2形成於盆夕 11 生長之叫，-氮化物二1極電介質層12可包含-熱 膜。-多晶石夕(等：二：氧化物’或一沉積之電介質 度，以形成1極^ 氮化物層27之頂#^ 30矽層百先受到平坦化至墊 結構1 4之曝露多：矽桩—妾者文到凹陷，如圖所示。閘極 ⑽之功函；夕接者受到離子植入以設定問極導電區 極St 二)無法做咖製程之頂位準閘 2。，因此，2壁氧化會耗損鎢。仍請參看圖 u此 夕化鎢2 8 (或鈕4鉬夕访# t、丄 必須用於STI實例。如果θ — 夕化物）由於此項原因 用，因為並在”社^疋st I貫例，則元素鎢可受到使 例具有提供遠：：： = =何氧化。因此，RSTI實 除此-閘極涂電區表面電阻之優點。 起之STI (由於缺果乏使一用多因為孔徑6之高度低於凸 發晶圓2之頂表面ί機 何傾向於使得㈣臨限革電γ(;)之:種力=於:製程之幾 頂部5访志品 k t;之犯力惡化。提咼隔絕之 例來«得確保，頂部以上被視為較佳，而此可藉由RSTI實 或：ίΐΐΐ1:塾氮化物層27是藉由使用熱磷酸之蝕刻， 性下“ /氮t ”刻α在對於S i或S i0 2具有高度選擇 點以：二’ ίΓ除°S:D延伸植入18可在製程之： 入。^貝 α果4要的活，互補暈圈植入可受到加 礼化物間隔層19接著形成於S_D接點穿孔之側壁，且 第17頁 516232 五、發明說，（13) 較高濃'度之接點植入受到執 ”;， 若用於STI ，則閑極側壁 °,、" 化，與摻雜之後受到執杆， 必頊在閘極沉積，
項需求增加閘極雜質所f2為墊之多晶矽層不有 極絕緣層之控制更加由' =算’且使得硼滲透 熱預算移除會影響爛渗透之=原因，使薦I 容於雙功函數互補金屬ί:ΓΓ=ί;:;:， 瞭，本技術領原 ίΖ細即’材料與組件配置進行各種變更，、 本在本文受到說明與展示以 利範圍。、且本發明之原理與範疇表示於下列之 产坦 在。此 穿過閘 具有自 且更相 理與範 其中該 解釋本0 申請專

Claims (1)

  1. 516232 六、申請專利範圍 1: 一 驟： 形 氧化物 晶石夕層 溝隔絕 I虫 有延伸 形 植 » · '種用以製造一 MOSFET結構之製程，包含下列步 成一層·化結構，其中包含一覆蓋〆基本晶圓之犧牲 覆蓋犧牲氧化物層之多晶矽層，與一覆蓋多 物層，其中該層化結構位於相對之凸起淺壕 層 圓； 形 利 植 利 2·如 來形成 3 ·戈口 Sl3(東 4 ·如 是利用 來執行 5·如 之氮化 區之間 刻氮化 至犧牲 成間隔 入基本 穿孔移 成一閘 用~ # 入捧雜 用一耐 〇 申請專 形成。 申請專 —對於 ’經由 申請專
    物層與多晶矽層以形成一穿孔，且該穿孔具 氧化物層之側壁； 層於穿孔之側壁； 晶圓以設定MOSFET之一臨限電壓； 除該等間隔層與犧牲氧化物層以曝露基本晶 極電介質層於曝露之基本晶圓； 雜之閘極結構來填充穿孔之底部份； 之閘極結構以設定閘極結構之功函數；與 火金屬沉積來覆蓋植入之閘極結構。 利範圍第1項之製程，其中基本晶圓是以矽 利範圍第1項之製程，其中氮化物層是以 利範圍第1項之製程’其中氮化 矽具有選擇性之有方向性夂A w ^ 鄉到 圖樣化於一光阻層之穿孔。利範圍第4項之製程，苴中古 ^ ，、甲有方向性各向異
    516232 六、申請專利範圍 〇 ) ϋ w製程是活性離子蝕刻製程 曰6 ·|如申請專利範圍第4項之製程，其中多晶矽層之蝕刻 ^利用一對於氮化物與氧化物具有選擇性之活性離子蝕刻 製程來執行。· 7·如申請專利範圍第丨項之製程，進一步包含下列步 ^在氮化物層與多晶矽層之蝕刻之後，形成一副表面擊 牙抑制植入於基本晶圓。 8.如申請專利範圍第}項之製程，其中間隔層是以一包 έ —Ρ型雜質之材料來形成。 士申明專利範圍苐8項之製程，其中間隔層材料是石夕 化硼玻璃。 1 〇.如申請專利範圍第丨項之製程，進一步包含以低能量 植入基本晶圓來設定臨限電壓之步驟。 > ^ ^如申請專利範圍第1項之製程，其中植入基本晶圓以 $又定限電壓進一步包含使得植入偏離穿孔之側壁之步 驟。 1 2·如申請專利範圍第丨丨項之製程，其中偏離在鄰接側 壁之處產生一摻雜濃度，且該摻雜濃度孔 中間部份之摻雜濃度。 座玍於穿孔之 1 3 ·,如申請專利範圍第1項之製程，進一步包含下列步 驟：在植入基本晶圓以設定臨限電壓之後，形成一反^雜 植入於基本晶圓。 ^ ' 14.如申請專利範圍第13項之製程，其中植入基本晶圓 以設定臨限電壓是在形成間隔層於側壁之前受到執行，且
    第20頁 516232 六、申請專禾1範圍 ； 其中形k反摻雜植入是在形成間隔1層 行。 1 5 ·如申請專利範圍第1 3項之製程 入進一步包含使得反摻雜植入偏離穿 1 6 ·如申請專利範圍第1 3項之製程 以設定臨限電壓是利用一摻雜類別來 植入是利用另一摻雜類別來執行，且 雜類別之極性相反於用以設定臨限電 性。 1 7.如申請專利範圍第1 3項之製程 用以設定臨限電壓之植入結合以在鄰 生摻雜槽，在鄰接側壁之處發展一摻 度高於產生於穿孔之中央部份之摻雜 1 8.如申請專利範圍第1項之製程， 選自一電介質材料群組之一材料來形 群組包含一熱生長之S i 02，一氮化物 積之電介質膜。 1 9.如申請專利範圍第1項之製程， 結構來填充穿孔之底部份包含下列步 充穿孔，平坦化多晶石夕至氮化物層之 化之多晶碎以發展閘極結構。 2 〇.如申請專利範圍第1項之製程， 驟：遮罩與執行摻雜之閘極結構之植 函數閘極摻雜。 於側壁之後受到執‘ ，其十形成反摻雜植 孔之側壁之步驟。 ，其中植入基本晶圓 執行，且其中反摻雜 反摻雜植入所用之摻 壓之摻雜類別之極 ，其中反摻雜植入與 接穿孔之側壁之處產 雜濃度，且該摻雜_濃 濃度。 其中閘極電介質是以 成’且該電介質材料 閘極氧化物，與一沉 其中利用摻雜之閘極 驟：利用多晶矽來填 頂部份，與凹陷平坦 進一步包含下列步 入二次，以提供雙功
    O:\63\63635.ptd 第21頁 516232 六、申請專矛彳碎圍 丨， 2 1 · “申請專利範圍第1項之製裎，其中耐火金屬沉積是 自包含鎢，钽，鉬，與鎢，钽，及鉬之矽化物之耐火材料 群組中選出。， 2 2.如申請專利範圍第1項之製程，進一步包含下列步 驟：凹陷閘極結構與形成一隔絕蓋於凹陷之閘極結構之 上。 2 3.如申請專利範圍第2 2項之製程，進一步包含下列步 驟：蝕刻層化閘極結構，耐火金屬沉積及隔絕蓋，與相對 之凸起淺壕溝隔絕區間之剩餘氮化物層與多晶矽層，以形 成Μ 0 S F E T之源極/沒極接點穿孔。 2 4.如申請專利範圍第2 3項之製程，進一步包含下列步. 驟：形成在閘極結構與凸起之淺壕溝隔絕區間延伸之_源極 /汲極延伸植入，且形成間隔層於源極/汲極接點穿孔之側 壁。 2 5.如申請專利範圍第24項之製程，其中閘極結構是利 用一摻雜種類來設定，且其中源極/汲極延伸植入是利用 一摻雜種類來設定，而源極/汲極延伸植入所用之摻雜種 類無關於閘極結構所用之掺雜種類。 2 6.如申請專利範圍第2 4項之製程，進一步包含在 MOSF^T結構之上形成無邊界接點之步驟。 2 7.如申請專利範圍第2 6項之製程，其中無邊界接點之 形成包含下列步驟：沉積一薄氮化物層於MOSFET結構之 上，以致該氮化物層符何MOSFET結構之位於其下之特點， 在一區開啟該薄氮化物層以接收一無邊界接點，且沉積一
    O:\63\63635.ptd 第22頁 516232 六、申請專利範圍 \ . *1 多晶W層於開啟區之上，並圖樣祀該多晶矽層以形成一著 陸墊區來接收MOSFET之一接點。 28· —種用以製造—M0SFET結構之製程，包含下列步 驟： 形成一層化結構，其中包含一覆蓋一基本晶圓之犧牲 氧化物層與一覆蓋犧牲氧化物層之氮化物層，其中該層化 結構位於相對之凸起淺壕溝隔絕區之間； 姓刻氮化物層以形成一穿孔，且該穿孔具有延伸至犧 牲氧化物層之側壁； 形成間隔層於穿孔之側壁·， 植入基本晶圓以設定MOSFET之一臨限電壓； 一 圓
    自穿孔移除該等間隔層與犧牲氧化物層以曝露基本』 且形成—閘極電介質層於曝露之基本晶圓； 曰 利用摻雜之閘極結構來填充穿孔之底部份； ^雜之閘極結構以設定閘極結構之功函數；與 矽化物沉積來覆蓋植入之閘極結構。 ’、 9·如申請專利範圍第28項之製 矽來形成。 ，、丁悉尽日日0是以 30·’申請專利範圍第28項之製程，豆 Si3N4來形成。 /、甲鼠化物層是以 31.如申請專利範圍第28項之製 刻是利用一對於矽具有 /、千虱化物層之蝕 铲办批" 有選擇性之有方向性各向昱忸紅Μ 私來執仃，經由圖樣化於一光阻層之穿孔。，、蝕刻製 32·如申請專利範圍第31項之 r有方向性各向
    ^6232 六、_請專利範圍 飾刻製程是活性離子蝕刻製程。 ^ ·3'Λν^/11 ® ^28 ΙΜ ^1 ^ ^ ^ τ .1 # 於基本晶圓。，q之蝕刻之後，形成一副表面擊穿抑制植入 包3含圍第28項之製程，其中間隔層是以-r孓雜貝之材料來形成。 35·如申請專利範圍第34項之 矽化硼玻璃。 低/、τ间^層材料是 36·如申請專利範圍第28項之製程，谁一牛勹入 量植入基木曰m七 只心泉％，進步包含以低能 丞奉日日ϋ來設定臨限電壓之步驟。 .37·如申請專利範圍第28項之製程，豆 士曰 驟。 乂 l 3使侍植入偏離穿孔之側壁之步 38·如申請專利範圍第37 . 壁之處產生一摻雜巧声，θ + 1私，其中偏離在鄰接侧 中間部份之換雜Ϊ: 该摻雜濃度低於產生於穿孔之 ：39·如申請專利範圍第28 . ^ ^ 驟：在似基“®^電壓Λ Λ Λ步 植入於基本晶圓。 冤&之後，形成一反摻雜 40·如申請專利範圍第39項 以設定臨限電壓是在形成間陪 ϋ ’其中植入基本晶圓 其中形成反摻雜植入是在形曰於側壁之前受到執行，且 ^。 $成間隔層於側壁之後受到執 彳丁 4 1 ·如申請專利範圍第3 9項 之1程，其中形成反摻雜植
    第24頁 516232 六、申請專利範圍 , 入進一步包含使得反摻雜植入偏籬穿 4 2 .如申請專利範圍第3 9項之製程 以設定臨限電壓是利用一摻雜類別來 植入是利用另一摻雜類別來執行，且 雜類別之極性相反於用以設定臨限電 性。 4 3.如申請專利範圍第3 9項之製程 用以設定臨限電壓之植入結合以在鄰 生摻雜槽，在鄰接側壁之處發展一摻 度高於產生於穿孔之中央部份之摻雜 4 4.如申請專利範圍第2 8項之製程 以選自一電介質材料群組之一材料來 料群組包含一熱生長之S i 02，一氮化 沉積之電介質膜。 4 5 ·如申請專利範圍.第2 8項之製程 極結構來填充穿孔之底部份包含下列 填充穿孔，平坦化多晶矽至氮化物層 坦化之多晶矽以發展閘極結構。 4 6.如申請專利範圍第2 8項之製程 驟：遮罩與執行摻雜之閘極結構之植 函數閘極摻雜。 4 7 :如申請專利範圍第2 8項之製程 自包含鎢，鈕，及鉬之矽化物之材料 4 8 .如申請專利範圍第2 8項之製程 孔之側壁之步驟。 ’其中植入基本晶圓 執行，且其中反掺雜 反摻雜植入所用之摻 壓之摻雜類別之極 ，其中反摻雜植入與 接穿孔之側壁之處產 雜濃度，且該摻雜濃 濃度。 ，其中閘極電介質是 形成，且該電介_質材 物閘極氧化物，與一 ，其中利用摻雜之閘 步驟：利用多晶矽來 之頂部份，與凹陷平 ，進一步包含下列步 入二次，以提供雙功 ，其中矽化物沉積是 群組中選出。 ，進一步包含下列步
    O:\63\63635.ptd 第25頁 516232 六、申請專利範圍 ； 驟：蝕刻鄰接層化閘極結構與矽祀物沉積之處所剩餘之氮 化物層。 4 9.如申請專利範圍第4 8項之製程，進一步包含下列步 驟：形成在層’化閘極結構與淺壕溝隔絕區間延伸之源極/ 汲極延伸植入，且形成間隔層於層化閘極結構之側壁。 5 0.如申請專利範圍第4 9項之製程，其中閘極結構是利 用一摻雜種類來設定，且其中源極/汲極延伸植入是利用 一摻雜種類來設定，而源極/汲ά延伸植入所用之摻雜種 類無關於閘極結構所用之摻雜種類。 51. —種MOSFET結構，包含： 一層化閘極結構，其中包含一基本晶圓，一覆蓋基本 晶圓 設定 閘極 物蓋 隔絕 展開 區間 擊穿 圓且 之閘極電介質層，一覆蓋 閘極結構之一功函數之摻 結構之耐火金屬沉積，與 閘極電介質層並 雜閘極結構，一 一覆蓋耐火金屬 受到植_入以 覆蓋摻雜之 沉積之氧化 結構之相反側之 凸起之淺壕溝隔 凸起淺壕溝 絕區之間發 彼此分離且位於層化閘極 區，以在層化閘極結構與 啟通道； 電氣連接且延伸於層化閘極結構與凸起之淺壕溝隔絕 之·源極/;及極延伸植入； 形成於基本晶圓且位於層化閘極結構以下之一植入之 止槽；與 一設定Μ 0 S F Ε Τ結構之臨限 位於層化閘極結構以下， 電壓之植入，形 及位於植入之擊 成於基本晶 穿止槽與層
    O:\63\63635.ptd 第26頁 516232 六、申請專利範圍 ； 化閘極結構之間。 Ί 5 2.如申請專利範圍第5 1項之結構，其中基本晶圓是以 矽來形成。 5 3.如申請專利範圍第5 1項之結構，其中設定臨限電壓 之植入偏離層化閘極結構之側壁。 5 4.如申請專利範圍第5 3項之結構，其中偏離在鄰接側 壁之處產生一摻雜濃度，且該摻雜濃度低於產生於層化閘 極結構之中間部份之摻雜濃度。 5 5.如申請專利範圍第5 1項之結構，具有用以決定臨限 電壓之多個摻雜槽，其中摻雜槽是置放成為鄰接及偏離層 化閘極結構之側壁。 5 6.如申請專利範圍第5 5項之結構，其中摻雜槽是置放 成為在鄰接側壁之處產生一摻雜濃度，且該摻雜濃度低於 產生於層化閘極結構之中間部份之摻雜濃度。 5 7.如申請專利範圍第51項之結構，其中閘極電介質是 以選自一電介質材料群組之一材料來形成，且該電介質材 料群組包含一熱生長之S i 02，一氮化物閘極氧化物，與一 沉積之電介質膜。 5 8.如申請專利範圍第5 1項之結構，其中掺雜之閘極結 構包含雙功函數閘極摻雜。 5 9.如申請專利範圍第5 1項之結構，其中耐火金屬沉積 是自包含鎢，鉅，鉬，與鎢，钽，及鉬之矽化物之耐火材 料群組中選出。 6 0.如申請專利範圍第5 1項之結構，其中閘極結構是利
    O:\63\63635.ptd 第27頁 516232 六、申請專利範圍 ; 用一摻雜種類來設定，且其中源楗/汲極延伸植入是利用 一摻雜種類來設定，而源極/汲極延伸植入所用之摻雜種 類無關於閘極結構所用之摻雜種類。 6 1.如申請專利範圍第5 1項之結構，進一步包.含在 MOSFET結構之上形成一無邊界接點。 6 2.如申請專利範圍第6 1項之結構，其中無邊界接點包 含一薄氮化物層，沉積於MOSFET結構之上以致該氮化物層 符合MOSFET結構之位於其下之特點；一穿孔，在一區形成 於薄氮化物層以接收無邊界接點；與一多晶矽層，沉積於 開啟區之上，並受到圖樣化以形成一著陸墊區來接收 MOSFET之一接點。 6 3.如申請專利範圍第51項之結構，其中MOSFET結構界 定一選通之陣列MOSFET。 64. —種MOSFET結構，包含： 一層化閘極結構，其中包含一基本晶圓，一覆蓋基本 晶圓之閘極電介質層，一覆蓋閘極電介質層並受到植入以 設定閘極結構之一功函數之摻雜巧極結構，一覆蓋摻雜之 閘極結構之耐火金屬沉積； 彼此分離且位於層化閘極結構之相反側之淺壕溝隔絕 區， ，電氣連接且延伸於層化閘極結構與淺壕溝隔絕區間之 源極/汲極延伸植入； 形成於基本晶圓且位於層化閘極結構以下之一植入之 擊穿止槽；與
    O:\63\63635.ptd 第28頁 516232 六、申請專利範圍 設定Μ 0 S F E T結構之臨限電塵之植入，形成於基本晶 圓且位於層化閘極結構以下，及位於植入之擊穿止槽與層 化閘極結構之間。 6 5.如申請專利範圍第64項之結構，其中基本晶圓是以 矽來形成。 6 6.如申請專利範圍第6 4項之結構，其中設定臨限電壓 之植入偏離層化閘極結構之側璧。 6 7.如申請專利範圍第6 6項之結構，其中偏離在鄰接側 壁之處產生一掺雜濃度，且該摻雜濃度低於產生於層化閘 極結構之中間部份之摻雜濃度。 6 8.如申請專利範圍第6 4項之結構，具有’用以決定臨限 電壓之多個摻雜槽，其中摻雜槽是置放成為鄰接及偏灕層 化閘極結構之側壁。 6 9.如申請專利範圍第6 8項之結構，其中摻雜槽是置放 成為在鄰接側壁之處產生一摻雜濃度，且該摻雜濃度低於 產生於層化閘極結構之中間部份之摻雜濃度。 7 0.如申請專利範圍第64項之結構，其中閘極電介質是 以選自一電介質材料群組之一材料來形成，且該電介質材 料群組包含一熱生長之S i 〇2，一氮化物閘極氧化物，與一 沉積之電介質膜。 7 1.如申請專利範圍第6 4項之結構，其中摻雜之閘極結 構包含雙功函數閘極摻雜。 7 2.如申請專利範圍第6 4項之結構，其中矽化物沉積是 自包含鎢，钽，與鉬之矽化物之材料群組中選出。
    O:\63\63635.ptd 第29頁 516232 六、申請專利範圍 ； 7 3.如申請專利範圍第64項之結”構，其中閘極結構是利 用一摻雜種類來設定，且其中源極/汲極延伸植入是利用 一摻雜種類來.設定，而源極/汲極延伸植入所用之摻雜種 類無關於閘極結構所用之摻雜種類。 7 4.如申請專利範圍第64項之結構，其中MOSFET結構界 定一選通之陣列MOSFET。
    O:\63\63635.ptd 第30頁
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