CN102969318B - P型otp器件及其制造方法 - Google Patents

Abstract

本发明公开了一种P型OTP器件，其第二个PMOS晶体管的源极包括一第一P型杂质离子注入区，第一P型杂质离子注入区从第二个PMOS晶体管的P型扩散区的边缘处延伸到第二个PMOS晶体管的栅极的底部、并在第二个PMOS晶体管的源极与栅极间形成一第一耦合区域；第一耦合区域的宽度大于各P型轻掺杂区域和对应的栅极形成的第二耦合区域的宽度，第一耦合区域的浓度大于第二耦合区域的浓度。本发明还公开了一种P型OTP器件的制造方法。本发明能使P型OTP器件编程性能得到大幅提高，并能提高编程完之后整个器件的导通电流，增加了器件在编程前后可区分的电流范围；还能减少实现OTP功能的外围电路的面积。

Description

P型OTP器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种P型OTP器件，本发明还涉及该P型OTP器件的制造方法。

背景技术

如图1所示，是现有P型OTP器件结构示意图，在硅衬底10上形成有N型阱15，由两个PMOS晶体管11、12串联形成的一次性可编程器件，第一个PMOS晶体管11作为OTP器件的选通晶体管，第二个PMOS晶体管12作为所述OTP器件的存储单元。

所述第一个PMOS晶体管11的源极包括形成于N阱中的一P型扩散区191和一P型轻掺杂区域19、所述第一个PMOS晶体管11的漏极包括形成于N阱中的一P型扩散区192和一P型轻掺杂区域19，所述第一个PMOS晶体管栅极17作为所述OTP器件的字线，所述第一个PMOS晶体管11源极作为所述OTP器件的源极。

所述第二个PMOS晶体管12的栅极16为浮空的浮栅，所述第二个PMOS晶体管12的源极包括形成于所述N阱中的所述P型扩散区192和一P型轻掺杂区域19、所述第二个PMOS晶体管12的漏极包括形成于所述N阱中的所述P型扩散区193和一P型轻掺杂区域19，所述第二个PMOS晶体管12的漏极作为所述OTP器件的位线，所述第二个PMOS晶体管12的源极与所述PMOS第一个晶体管11的漏极共用一个P型扩散区192。各所述P型轻掺杂区域19都向各所述P型轻掺杂区域19对应的所述栅极13或16的底部延伸并形成第二耦合区域。

现有P型OTP器件与逻辑工艺完全兼容，不需要增加任何的额外的光罩，所以被广泛的使用。但是组成P型OTP器件的两个PMOS晶体管的源漏极与栅极的耦合电容即所述第二耦合区域和对应的所述栅极间的耦合电容较小，导致该器件的编程效率较低，即该器件在编程前后可区分的电流范围很小。如图5所示，是现有P型OTP器件不加衬偏电压时的编程前后的工作曲线；可知器件在编程前后可区分的电流范围很小。

现有的解决方法通常是读取电流时，在N型阱15上加一衬底电压即衬偏电压，以增加编程前后可区分的电流范围。这将消耗大量的OTP外围电路的面积。虽然P型OTP器件的每个单元面积很小，但较多的外围电路将该类器件的应用限制在需要高密度容量的应用场合下。

如图6所示，是现有P型OTP器件加1V衬偏电压时的编程前后的工作曲线；器件在编程前后可区分的电流范围变大，但是编程前后的电流值变小。当衬底电压过高时，会引起读取电流过低，读取电路无法读取编程完的OTP单元的电流；衬底电压过低，则编程前的OTP单元初始电流过大，也无法区分OTP单元的状态。所以通常要很复杂的外围读取电路来实现同时提供两个精确的电压给衬底和源端，这同时会消耗很大的芯片面积。

发明内容

本发明所要解决的技术问题是提供一种P型OTP器件，能使所述P型OTP器件编程性能得到大幅的提高，并能提高编程完之后整个器件的导通电流，增加了器件在编程前后可区分的电流范围，还能减少实现OTP功能的外围电路的面积；为此，本发明还提供一种该P型OTP器件的制造方法。

为解决上述技术问题，本发明提供的P型OTP器件为由两个PMOS晶体管串联形成的一次性可编程器件，第一个PMOS晶体管作为OTP器件的选通晶体管，第二个PMOS晶体管作为所述OTP器件的存储单元。

所述第一个PMOS晶体管的源极和漏极都分别包括形成于N阱中的一P型扩散区和一P型轻掺杂区域，所述第一个PMOS晶体管栅极作为所述OTP器件的字线，所述第一个PMOS晶体管源极作为所述OTP器件的源极。

所述第二个PMOS晶体管的栅极为浮空的浮栅，所述第二个PMOS晶体管的源极和漏极都分别包括形成于所述N阱中的一P型扩散区和一P型轻掺杂区域，所述第二个PMOS晶体管的漏极作为所述OTP器件的位线，所述第二个PMOS晶体管的源极与所述PMOS第一个晶体管的漏极共用一个P型扩散区。

所述第二个PMOS晶体管的源极还包括一第一P型杂质离子注入区，所述第一P型杂质离子注入区从所述第二个PMOS晶体管的所述P型扩散区的边缘处延伸到所述第二个PMOS晶体管的栅极的底部、并在所述第二个PMOS晶体管的源极与所述第二个PMOS晶体管的栅极间形成一第一耦合区域；所述第一耦合区域的宽度大于各所述P型轻掺杂区域和各所述P型轻掺杂区域对应的所述栅极形成的第二耦合区域的宽度，所述第一耦合区域的浓度大于所述第二耦合区域的浓度。

进一步的改进是，所述第一个PMOS晶体管的漏极还包括一第二P型杂质离子注入区，所述第二P型杂质离子注入区从所述第一个PMOS晶体管的所述P型扩散区的边缘处延伸到所述第一个PMOS晶体管的栅极的底部、并在所述第一个PMOS晶体管的漏极与所述第一个PMOS晶体管的栅极间形成一第三耦合区域；所述第二P型杂质离子注入区的工艺条件和所述第一P型杂质离子注入区的工艺条件相同，所述第三耦合区域的工艺条件和所述第一耦合区域的工艺条件相同。

进一步的改进是，所述第一耦合区域的宽度比所述第二耦合区域的宽度大30纳米到60纳米。

进一步的改进是，所述第一耦合区域的深度大于所述第二耦合区域的深度。

进一步的改进是，所述第一耦合区域的宽度、浓度、深度的值要求保证所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件。

进一步的改进是，所述第二个PMOS晶体管在编程时达到最佳热电子注入条件为所述第二个PMOS晶体管的栅极耦合电压小于所述第二个PMOS晶体管的源极电压0.8V～1.2V。

为解决上述技术问题，本发明提供一种P型OTP器件的制造方法，包括如下步骤：

步骤一、在硅衬底上形成有效隔离的N型阱区和场区，在所述阱区上方形成栅介质层，在介质层上形成多晶硅；刻蚀所述多晶硅，形成第一个PMOS晶体管和第二个PMOS晶体管的栅极，定义出第一个PMOS晶体管和第二个PMOS晶体管的源区和漏区，并使所述第一个PMOS晶体管的漏区和第二个PMOS晶体管的源区的区域相同。

步骤二、以刻蚀后的所述多晶硅为阻挡层进行自对准注入P型轻掺杂离子、在所述第一个PMOS晶体管的栅极和所述第二个PMOS晶体管的栅极两侧分别P型轻掺杂区域。

步骤三、利用光刻工艺，在所述第二个PMOS晶体管的源区中形成一光刻胶窗口，利用光刻胶做阻挡层进行P型杂质离子注入形成第一P型杂质离子注入区，去除光刻胶并退火激活，所述第一P型杂质离子注入区从所述第二个PMOS晶体管的源区的边缘处延伸到所述第二个PMOS晶体管的栅极的底部、并形成所述第二个PMOS晶体管的源极与所述第二个PMOS晶体管的栅极间的第一耦合区域；所述第一耦合区域的宽度大于各所述P型轻掺杂区域和各所述P型轻掺杂区域对应的所述栅极形成的第二耦合区域的宽度，所述第一耦合区域的浓度大于所述第二耦合区域的浓度。

步骤四、形成所述第一个PMOS晶体管和所述第二个PMOS晶体管的栅极的侧壁、利用各所述栅极及对应的所述侧壁为阻挡层进行所述第一个PMOS晶体管和第二个PMOS晶体管P型重掺杂离子注入，并退火激活，形成所述第一个PMOS晶体管和第二个PMOS晶体管的源极和漏极，在所述第一个PMOS晶体管源极和栅极、所述第二个PMOS晶体管的漏极做电极引出，所述第二个PMOS晶体管的栅极浮置。

进一步的改进是，步骤三中形成所述第一P型杂质离子注入区的步骤能放置在步骤二中形成所述P型轻掺杂区域的步骤之前。

进一步的改进是，步骤三中还包括同时形成第二P型杂质离子注入区和第三耦合区域的步骤，具体步骤为：在所述第一个PMOS晶体管的源区中形成一光刻胶窗口，利用光刻胶做阻挡层进行P型杂质离子注入形成第二P型杂质离子注入区，去除光刻胶并退火激活，所述第二P型杂质离子注入区从所述第一个PMOS晶体管的漏区的边缘处延伸到所述第一个PMOS晶体管的栅极的底部、并形成所述第一个PMOS晶体管的漏极与所述第一个PMOS晶体管的栅极间的第三耦合区域；所述第二P型杂质离子注入区的工艺条件和所述第一P型杂质离子注入区的工艺条件相同，所述第三耦合区域的工艺条件和所述第一耦合区域的工艺条件相同。

进一步的改进是，所述第一耦合区域的宽度比所述第二耦合区域的宽度大30纳米到60纳米。

步骤三中的所述P型杂质离子注入的注入角度为零度，其它工艺条件根据所述第一耦合区域的宽度、浓度、深度的值进行选定，所述第一耦合区域的宽度、浓度、深度的值根据所述第一耦合区域形成的所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件进行选定。

本发明能使所述P型OTP器件的第二个PMOS晶体管的源极和栅极间的耦合电容增加，使所述P型OTP器件编程性能得到大幅的提高，并能提高编程完之后整个器件的导通电流，增加了器件在编程前后可区分的电流范围，还能减少实现OTP功能的外围电路的面积。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有P型OTP器件结构示意图

图2是本发明实施例一P型OTP器件结构示意图；

图3是本发明实施例二P型OTP器件结构示意图；

图4是PMOS晶体管热电子注入电流和栅源电压差的关系曲线；

图5是现有P型OTP器件不加衬偏电压时的编程前后的工作曲线；

图6是现有P型OTP器件加1V衬偏电压时的编程前后的工作曲线；

图7是本发明实施例P型OTP器件编程前后的工作曲线。

具体实施方式

如图2所示，为本发明实施例一P型OTP器件结构示意图，在硅衬底10上形成有N型阱15，由两个PMOS晶体管11、12串联形成的一次性可编程器件，第一个PMOS晶体管11作为OTP器件的选通晶体管，第二个PMOS晶体管12作为所述OTP器件的存储单元。

所述第一个PMOS晶体管11的源极包括形成于N阱中的一P型扩散区191和一P型轻掺杂区域19、所述第一个PMOS晶体管11的漏极包括形成于N阱中的一P型扩散区192和一P型轻掺杂区域19，所述第一个PMOS晶体管栅极17作为所述OTP器件的字线，所述第一个PMOS晶体管11源极作为所述OTP器件的源极。

所述第二个PMOS晶体管12的栅极16为浮空的浮栅，所述第二个PMOS晶体管12的源极包括形成于所述N阱中的所述P型扩散区192和一P型轻掺杂区域19、所述第二个PMOS晶体管12的漏极包括形成于所述N阱中的所述P型扩散区193和一P型轻掺杂区域19，所述第二个PMOS晶体管12的漏极作为所述OTP器件的位线，所述第二个PMOS晶体管12的源极与所述PMOS第一个晶体管11的漏极共用一个P型扩散区192。各所述P型轻掺杂区域19都向各所述P型轻掺杂区域19对应的所述栅极13或16的底部延伸并形成第二耦合区域。

所述第二个PMOS晶体管12的源极还包括一第一P型杂质离子注入区20，所述第一P型杂质离子注入区20从所述第二个PMOS晶体管12的所述P型扩散区192的边缘处延伸到所述第二个PMOS晶体管12的栅极16的底部、并在所述第二个PMOS晶体管12的源极与所述第二个PMOS晶体管的栅极16间形成一第一耦合区域。

所述第一耦合区域的浓度大于所述第二耦合区域的浓度。所述第一耦合区域的宽度比所述第二耦合区域的宽度大30纳米到60纳米。所述第一耦合区域的深度大于所述第二耦合区域的深度。所述第一耦合区域的宽度、浓度、深度的实际值选择方法为保证所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件。

所述P型OTP器件的编程原理为：所述第二个PMOS晶体管12在编程状态下通过所述源极与浮栅16之间的耦合电容即包括所述第一耦合电容和所第二耦合电容将所述第二个PMOS晶体管12的源极的电压耦合到所述浮栅16上，所述第二个PMOS晶体管12的源极上的电压是从第一个PMOS晶体管11的源极上传到过来，第一个PMOS晶体管11在编程过程中处于导通状态。经过合理的计算，可以使第二个PMOS晶体管12在编程状态下处于PMOS晶体管热电子注入最佳电压条件下，从而有大量的热电子注入到所述浮栅16上，改变了所述第二个PMOS晶体管12的阈值电压，进而改变OTP器件在编程前后的电流，完成OTP器件的功能。PMOS晶体管热电子注入(CHE)区别于NMOS晶体管，发生在晶体管多晶硅至衬底纵向电场较小的情况下(可以参考：Matsuoka，F.et al.“Analysis ofHot-Carrier-Induced Degradation Mode on pMOSFET’s”.IEEETransactions on Electron Devices，Vol 37，No.6，June 1990，pages1487-1495.)。如图4所示，为PMOS晶体管热电子注入电流和栅源电压差的关系曲线，由注入电子所形成的注入电流有一定的峰值分布，其峰值分布在栅极与源极的电压差为-1.2V～-0.8V，OTP的编程效率直接依赖于产生的热电子数量与能量，即在最佳热电子注入条件OTP的编程效率最高。本发明通过调节所述第一耦合区域20的宽度、浓度、深度，从而调节所述第二个PMOS晶体管12的源极与浮栅16之间的耦合电容大小，当该耦合电容使所述第二个PMOS晶体管12的源极与浮栅16间的耦合电压差为1V左右时，所述第二个PMOS晶体管12在编程时达到最佳热电子注入，能使本发明实施例一P型OTP器件编程效率最高。

如图3所示，为本发明实施例二P型OTP器件结构示意图，本发明实施例二和本发明实施例一的区别如下：所述第一个PMOS晶体管11的漏极还包括一第二P型杂质离子注入区21，所述第二P型杂质离子注入区21从所述第一个PMOS晶体管11的所述P型扩散区192的边缘处延伸到所述第一个PMOS晶体管11的栅极13的底部、并在所述第一个PMOS晶体管11的漏极与所述第一个PMOS晶体管11的栅极13间形成一第三耦合区域；所述第二P型杂质离子注入区21的工艺条件和所述第一P型杂质离子注入区21的工艺条件相同，所述第三耦合区域的工艺条件和所述第一耦合区域的工艺条件相同。

本发明实施例一P型OTP器件的制造方法包括如下步骤：

步骤一、在硅衬底10上形成有效隔离的N型阱15和场区，在所述阱15上方形成栅介质层，在介质层上形成多晶硅。刻蚀多晶硅，形成第一个PMOS晶体管栅极13和第二个PMOS晶体管的栅极16，定义出第一个PMOS晶体管和第二个PMOS晶体管的源区和漏区，并使所述第一个PMOS晶体管的漏区和第二个PMOS晶体管的源区为同一有源区即区域相同。

步骤二、以刻蚀后的所述多晶硅即所述栅极13和16为阻挡层进行自对准注入P型轻掺杂离子、在所述第一个PMOS晶体管11的栅极13和所述第二个PMOS晶体管12的栅极16两侧分别P型轻掺杂区域19。各所述P型轻掺杂区域19都向各所述P型轻掺杂区域19对应的所述栅极13或16的底部延伸并形成第二耦合区域。

步骤三、利用光刻工艺，在所述第二个PMOS晶体管12的源区中形成一光刻胶窗口，利用光刻胶做阻挡层进行P型杂质离子注入形成第一P型杂质离子注入区20，去除光刻胶并退火激活，所述第一P型杂质离子注入区20从所述第二个PMOS晶体管12的源区的边缘即后续将要形成的P型扩散区192的边缘处延伸到所述第二个PMOS晶体管12的栅极16的底部、并形成所述第二个PMOS晶体管12的源极与所述第二个PMOS晶体管12的栅极16间的第一耦合区域。所述第一耦合区域的浓度大于所述第二耦合区域的浓度。所述第一耦合区域的宽度比所述第二耦合区域的宽度大30纳米到60纳米。所述第一耦合区域的深度大于所述第二耦合区域的深度。所述P型杂质离子注入的注入角度为零度，其它工艺条件根据所述第一耦合区域的宽度、浓度、深度的值进行选定，所述第一耦合区域的宽度、浓度、深度的值根据所述第一耦合区域形成的所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件进行选定。

步骤四、形成所述第一个PMOS晶体管11和所述第二个PMOS晶体管12的栅极13和16的侧壁17、利用各所述栅极13、16及对应的所述侧壁17为阻挡层进行所述第一个PMOS晶体管11和第二个PMOS晶体管11的P型重掺杂离子注入，并退火激活形成P型扩散区191、192和193；由所述P型扩散区191和一P型轻掺杂区域19形成所述第一个PMOS晶体管11的源极、由所述P型扩散区192和一P型轻掺杂区域19形成所述第一个PMOS晶体管11的漏极，由所述P型扩散区192和一P型轻掺杂区域19形成所述第二个PMOS晶体管12的源极、由所述P型扩散区193和一P型轻掺杂区域19形成所述第二个PMOS晶体管12的漏极。在所述第一个PMOS晶体管源极和栅极、所述第二个PMOS晶体管的漏极做电极引出，所述第二个PMOS晶体管的栅极浮置。

本发明实施例二P型OTP器件的制造方法和本发明实施例一P型OTP器件的制造方法不同之处为，步骤三中形成所述第一P型杂质离子注入区的步骤能放置在步骤二中形成所述P型轻掺杂区域的步骤之前。

本发明实施例三P型OTP器件的制造方法和本发明实施例一P型OTP器件的制造方法不同之处为：步骤三中还包括同时形成第二P型杂质离子注入区21和第三耦合区域的步骤，具体步骤为：在所述第一个PMOS晶体管11的源区中形成一光刻胶窗口，利用光刻胶做阻挡层进行P型杂质离子注入形成第二P型杂质离子注入区21，去除光刻胶并退火激活，所述第二P型杂质离子注入区21从所述第一个PMOS晶体管11的漏区的边缘后续将要形成的P型扩散区192的边缘处即延伸到所述第一个PMOS晶体管11的栅极13的底部、并形成所述第一个PMOS晶体管11的漏极与所述第一个PMOS晶体管11的栅极13间的第三耦合区域；所述第二P型杂质离子注入区21的工艺条件和所述第一P型杂质离子注入区20的工艺条件相同，所述第三耦合区域的工艺条件和所述第一耦合区域的工艺条件相同。

如图7所示是本发明实施例P型OTP器件编程前后的工作曲线。和现有技术不同，使用本文所介绍的技术，可以使衬底上不需要任何额外的电压，就能提高编程完之后整个器件的导通电流，增加了器件在编程前后可区分的电流范围，能使所述P型OTP器件编程性能得到大幅的提高。所以本发明实施例在整个OTP控制/读取电路设计时只需提供一个精确电压，从而能大大的减小整个芯片的面积。使得本发明OTP器件的应用范围能拓展到低密度容量的应用下。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种P型OTP器件，由两个PMOS晶体管串联形成的一次性可编程器件，第一个PMOS晶体管作为OTP器件的选通晶体管，第二个PMOS晶体管作为所述OTP器件的存储单元；

所述第一个PMOS晶体管的源极和漏极都分别包括形成于N阱中的一P型扩散区和一P型轻掺杂区域，所述第一个PMOS晶体管栅极作为所述OTP器件的字线，所述第一个PMOS晶体管源极作为所述OTP器件的源极；

所述第二个PMOS晶体管的栅极为浮空的浮栅，所述第二个PMOS晶体管的源极和漏极都分别包括形成于所述N阱中的一P型扩散区和一P型轻掺杂区域，所述第二个PMOS晶体管的漏极作为所述OTP器件的位线，所述第二个PMOS晶体管的源极与所述PMOS第一个晶体管的漏极共用一个P型扩散区；

其特征在于：所述第二个PMOS晶体管的源极还包括一第一P型杂质离子注入区，所述第一P型杂质离子注入区从所述第二个PMOS晶体管的所述P型扩散区的边缘处延伸到所述第二个PMOS晶体管的栅极的底部、并在所述第二个PMOS晶体管的源极与所述第二个PMOS晶体管的栅极间形成一第一耦合区域；所述第一耦合区域的宽度大于各所述P型轻掺杂区域和各所述P型轻掺杂区域对应的所述栅极形成的第二耦合区域的宽度，所述第一耦合区域的浓度大于所述第二耦合区域的浓度；所述第一耦合区域的深度大于所述第二耦合区域的深度；所述第一P型杂质离子注入区的注入角度为零度，所述第一耦合区域的宽度、浓度、深度的值要求保证所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件。

2.如权利要求1所述的P型OTP器件，其特征在于：所述第一个PMOS晶体管的漏极还包括一第二P型杂质离子注入区，所述第二P型杂质离子注入区从所述第一个PMOS晶体管的所述P型扩散区的边缘处延伸到所述第一个PMOS晶体管的栅极的底部、并在所述第一个PMOS晶体管的漏极与所述第一个PMOS晶体管的栅极间形成一第三耦合区域；所述第二P型杂质离子注入区的工艺条件和所述第一P型杂质离子注入区的工艺条件相同，所述第三耦合区域的工艺条件和所述第一耦合区域的工艺条件相同。

3.如权利要求1所述的P型OTP器件，其特征在于：所述第一耦合区域的宽度比所述第二耦合区域的宽度大30纳米到60纳米。

4.一种P型OTP器件的制造方法，其特征在于，包括如下步骤：

步骤一、在硅衬底上形成有效隔离的N型阱区和场区，在所述阱区上方形成栅介质层，在介质层上形成多晶硅；刻蚀所述多晶硅，形成第一个PMOS晶体管和第二个PMOS晶体管的栅极，定义出第一个PMOS晶体管和第二个PMOS晶体管的源区和漏区，并使所述第一个PMOS晶体管的漏区和第二个PMOS晶体管的源区的区域相同；

步骤二、以刻蚀后的所述多晶硅为阻挡层进行自对准注入P型轻掺杂离子、在所述第一个PMOS晶体管的栅极和所述第二个PMOS晶体管的栅极两侧分别P型轻掺杂区域；

步骤三、利用光刻工艺，在所述第二个PMOS晶体管的源区中形成一光刻胶窗口，利用光刻胶做阻挡层进行P型杂质离子注入形成第一P型杂质离子注入区，去除光刻胶并退火激活，所述第一P型杂质离子注入区从所述第二个PMOS晶体管的源区的边缘处延伸到所述第二个PMOS晶体管的栅极的底部、并形成所述第二个PMOS晶体管的源极与所述第二个PMOS晶体管的栅极间的第一耦合区域；所述第一耦合区域的宽度大于各所述P型轻掺杂区域和各所述P型轻掺杂区域对应的所述栅极形成的第二耦合区域的宽度，所述第一耦合区域的浓度大于所述第二耦合区域的浓度；所述第一耦合区域的深度大于所述第二耦合区域的深度；所述P型杂质离子注入的注入角度为零度，其它工艺条件根据所述第一耦合区域的宽度、浓度、深度的值进行选定，所述第一耦合区域的宽度、浓度、深度的值根据所述第一耦合区域形成的所述第二个PMOS晶体管的源极与浮栅之间的耦合电容大小满足使所述第二个PMOS晶体管在编程时达到最佳热电子注入条件进行选定；

步骤四、形成所述第一个PMOS晶体管和所述第二个PMOS晶体管的栅极的侧壁、利用各所述栅极及对应的所述侧壁为阻挡层进行所述第一个PMOS晶体管和第二个PMOS晶体管P型重掺杂离子注入，并退火激活，形成所述第一个PMOS晶体管和第二个PMOS晶体管的源极和漏极，在所述第一个PMOS晶体管源极和栅极、所述第二个PMOS晶体管的漏极做电极引出，所述第二个PMOS晶体管的栅极浮置。

5.如权利要求4所述的P型OTP器件的制造方法，其特征在于：步骤三中形成所述第一P型杂质离子注入区的步骤能放置在步骤二中形成所述P型轻掺杂区域的步骤之前。

6.如权利要求4所述的P型OTP器件的制造方法，其特征在于：步骤三中还包括同时形成第二P型杂质离子注入区和第三耦合区域的步骤，具体步骤为：在所述第一个PMOS晶体管的源区中形成一光刻胶窗口，利用光刻胶做阻挡层进行P型杂质离子注入形成第二P型杂质离子注入区，去除光刻胶并退火激活，所述第二P型杂质离子注入区从所述第一个PMOS晶体管的漏区的边缘处延伸到所述第一个PMOS晶体管的栅极的底部、并形成所述第一个PMOS晶体管的漏极与所述第一个PMOS晶体管的栅极间的第三耦合区域；所述第二P型杂质离子注入区的工艺条件和所述第一P型杂质离子注入区的工艺条件相同，所述第三耦合区域的工艺条件和所述第一耦合区域的工艺条件相同。

7.如权利要求4所述的P型OTP器件的制造方法，其特征在于：所述第一耦合区域的宽度比所述第二耦合区域的宽度大30纳米到60纳米。