TWI644430B

TWI644430B - 半導體裝置及其製造方法

Info

Publication number: TWI644430B
Application number: TW106113884A
Authority: TW
Inventors: 林文新; 林鑫成; 吳政璁; 胡鈺豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-04-26
Filing date: 2017-04-26
Publication date: 2018-12-11
Also published as: TW201839988A

Abstract

一種半導體裝置，包括一半導體基底、一第一井區、一第二井區、一第一摻雜區、一第二摻雜區、一第三摻雜區以及一第四摻雜區。半導體基底具有一第一導電型。第一井區形成於半導體基底中，並具有一第二導電型。第一井區具有一第一區域以及一第二區域。第一區域的摻雜濃度高於第二區域的摻雜濃度。第二井區具有第一導電型，並形成於第一區域之中。第一摻雜區具有第二導電型，並形成於第一區域之中。第二導電型不同於第一導電型。第二摻雜區具有第一導電型，並形成於第二井區之中。第三摻雜區具有第一導電型，並形成於第二區域之中。第四摻雜區具有第二導電型，並形成於第一區域之中。

Description

半導體裝置及其製造方法

本發明係有關於一種半導體裝置，特別是有關於一種具有PN接面的半導體裝置。

電晶體主要分為雙極性接面電晶體(bipolar junction transistor；BJT)以及場效電晶體(field effect transistor；FET)。由於場效電晶體的結構比雙極性接面電晶體簡單，故經常被使用。場效電晶體又分為金屬氧化半導體場效電晶體(metal oxide semiconductor FET；MOSFET)以及接面場效電晶體(junction FET；JFET)。然而，接面場效電晶體僅能提供小電流。當有大電流的需求時，往往只能加大接面場效電晶體的尺寸，但卻會增加成本。

本發明提供一種半導體裝置，包括一半導體基底、一第一井區、一第二井區、一第一摻雜區、一第二摻雜區、一第三摻雜區以及一第四摻雜區。半導體基底具有一第一導電型。第一井區形成於半導體基底中，並具有一第二導電型。第一井區具有一第一區域以及一第二區域。第一區域的摻雜濃度高於第二區域的摻雜濃度。第二井區具有第一導電型，並形成於第一區域之中。第一摻雜區具有第二導電型，並形成於第一區域之中。第二導電型不同於第一導電型。第二摻雜區具有第一導電型，並形成於第二井區之中。第三摻雜區具有第一導電型，並形成於第二區域之中。第四摻雜區具有第二導電型，並形成於第一區域之中。

本發明另提供一種半導體裝置之製造方法，包括：提供一半導體基底，其具有一第一導電型；形成一第一井區於半導體基底中，其中第一井區具有一第二導電型；形成一第一區域於第一井區之中，其中第一區域具有第一導電型；形成一第二區域於第一井區之中，其中第二區域具有第一導電型，其中第一區域的摻雜濃度高於第二區域的摻雜濃度；形成一第二井區於第一區域之中，其中第二井區具有第一導電型；形成一第一摻雜區於第一區域之中，其中第一摻雜區具有第二導電型，並且第二導電型不同於第一導電型；形成一第二摻雜區於第二井區之中，其中第二摻雜區具有第一導電型；形成一第三摻雜區於第二區域之中，其中第三摻雜區具有第一導電型；以及形成一第四摻雜區於第一區域之中，其中第三摻雜區具有第二導電型。

100、200、300‧‧‧半導體裝置

110、210、310‧‧‧半導體基底

120、130、220、230、320、330‧‧‧井區

141~144、241~244、341~344‧‧‧摻雜區

121、122、221~223、321、322‧‧‧區域

W₁₄₃、W₁₂₂、W₃₄₃、W₃₂₂‧‧‧寬度

151~154、251~254、351~354‧‧‧隔離結構

160、260、360‧‧‧絕緣層

171~173、271~273、371~373‧‧‧內連結構

第1圖為本發明之半導體裝置之一剖面示意圖。

第2圖為本發明之半導體裝置之另一剖面示意圖。

第3圖為本發明之半導體裝置之另一剖面示意圖。

第4A~4D圖為本發明之半導體裝置的製造方法示意圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

第1圖為本發明之半導體裝置之一剖面示意圖。如圖所示，半導體裝置100包括一半導體基底110、井區120、130以及摻雜區141~144。半導體基底110具有一第一導電型。在一可能實施例中，半導體基底110係為一矽基底或其它適當的半導體基底。在其它實施例中，半導體基底110亦可為輕摻雜之基底，例如輕摻雜之P型或N型基底。

井區120形成於半導體基底110中，並具有一第二導電型。第二導電型不同於第一導電型。在一可能實施例中，第一導電型為P型，第二導電型為N型。在另一可能實施例中，第一導電型為N型，該第二導電型為P型。在其它實施例中，井區120可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成井區120之區域佈植磷離子或砷離子以形成井區120。然而，當此第二導電型為P型時，可於預定形成井區120之區域佈植硼離子或銦離子以形成井區120。在一些實施例中，井區120係為一高壓井區。

在本實施例中，井區120具有區域121與122。區域121的摻雜濃度高於區域122的摻雜濃度。如圖所示，區域122形成於區域121之中。本發明並不限定區域122的形成方式。在一可能實施例中，僅針對區域121進行離子佈植步驟。在此例中，不對區域122進行離子佈植步驟。然而，雖然區域122並未施行離子佈植步驟，但區域121裡的雜質可能側向擴散至區域122中。因此，區域122與121具有相同的導電型，如第二導電型，但區域122的摻雜濃度低於區域121的摻雜濃度。在另一可能實施例中，針對區域121進行第一離子佈植步驟，並針對區域122進行第二離子佈植步驟，其中第一離子佈植步驟所摻雜的雜質濃度高於第二離子佈植步驟所摻雜的雜質濃度。因此，區域121的摻雜濃度高於區域122的摻雜濃度。

井區130形成於區域121之中，並具有第一導電型。在一可能實施例中，井區130亦可藉由離子佈植步驟形成。例如，當此第一導電型為N型時，可於預定形成井區130之區域佈植磷離子或砷離子以形成井區130。然而，當此第一導電型為P型時，可於預定形成井區130之區域佈植硼離子或銦離子以形成井區130。在本實施例中，井區130的摻雜濃度高於半導體基底110的摻雜濃度。

摻雜區141形成於區域121之中，並具有第二導電型。在一可能實施例中，摻雜區141的摻雜濃度高於區域121的摻雜濃度。摻雜區142形成於井區130之中，並具有第一導電型。在一可能實施例中，摻雜區142的摻雜濃度高於井區130的摻雜濃度。在本實施例中，摻雜區142位於摻雜區141與143之間。

摻雜區143具有第一導電型，並形成於區域122之中。在本實施例中，摻雜區143位於摻雜區142與144之間。在一可能實施例中，摻雜區143的摻雜濃度高於井區130的摻雜濃度。在另一可能實施例中，摻雜區143的摻雜濃度約等於摻雜區142的摻雜濃度。在本實施例中，摻雜區143的寬度W₁₄₃約等於區域122的寬度W₁₂₂。因此，摻雜區143完全覆蓋區域122，但並非用以限制本發明。在其它實施例中，摻雜區143的寬度W₁₄₃可能大於或小於區域122的寬度W₁₂₂。在本實施例中，由於摻雜區143的導電型不同於區域122的導電型，故摻雜區143與區域122之間具有一PN接面(PN junction)。在一可能實施例中，摻雜區143的導電型為P型，而區域122的導電型為N型。在另一可能實施例中，摻雜區143的導電型為N型，而區域122的導電型為P型。

摻雜區144具有第二導電型，並形成於區域121之中。在一可能實施例中，摻雜區144的摻雜濃度高於區域121的摻雜濃度。在另一可能實施例中，摻雜區144的摻雜濃度約等於摻雜區141的摻雜濃度。另外，在本實施例中，摻雜區144直接接觸摻雜區143，但並非用以限制本發明。在其它實施例中，摻雜區144與143在空間上彼此分隔。

在一可能實施例中，半導體裝置100更包括隔離結構151~154。隔離結構151接觸摻雜區141，但並非用以限制本發明。在其它實施例中，隔離結構151與摻雜區141在空間上彼此分隔。隔離結構152位於摻雜區141與142之間，用以分隔摻雜區141與142。如圖所示，隔離結構152直接接觸摻雜區141與142，但並非用以限制本發明。在其它實施例中，隔離結構152並未接觸摻雜區141與142之至少一者。

隔離結構153位於摻雜區142與143之間，用以分隔摻雜區142與143。如圖所示，隔離結構153直接接觸摻雜區142與143，但並非用以限制本發明。在其它實施例中，隔離結構153並未接觸摻雜區142與143之至少一者。隔離結構154接觸摻雜區144，但並非用以限制本發明。在其它實施例中，隔離結構154與摻雜區144在空間上彼此分隔。

在其它實施例中，半導體結構100更包括一絕緣層160以及內連結構171~173。絕緣層160形成基底110之上，並覆蓋隔離結構151~154以及摻雜區141~144。在本實施例中，內連結構171電性連接摻雜區141，以作為一源極電極。內連結構172電性連接摻雜區142，以作為一閘極電極。內連結構173電性連接摻雜區143與144，以作為一汲極電極。

在本實施例中，半導體結構100係提供一接面場效電晶體，其中內連結構172作為接面場效電晶體的閘極電極，內連結構171作為接面場效電晶體的源極電極，內連結構173作為接面場效電晶體的汲極電極。當內連結構173傳送一汲極電壓予摻雜區143與144時，由於區域122具有較低的摻雜濃度，故摻雜區143與區域122之間的等效二極體將快速地順向導通，使得半導體結構100提供一大電流。再者，藉由調整區域122的寬度W₁₂₂，便可控制摻雜區143與區域122之間的PN接面的導通時間。在一可能實施例中，區域122的寬度W₁₂₂約在0~20um之間。

第2圖為本發明之半導體裝置之另一可能剖面示意圖。第2圖相似第1圖，不同之處在於第2圖的井區220具有區域221~223。在本實施例中，區域222的摻雜濃度低於區域221與223的摻雜濃度。在一可能實施例中，區域221的摻雜濃度約等於區域223的摻雜濃度。

本發明並不限定區域222的形成方式。在一可能實施例中，僅在區域221與223的預定區域進行離子佈值，而不在區域222的預定區域進行離子佈值。在此例中，區域221與223的雜質可能會擴散進入區域222。因此，區域222的導電型相同於區域221與223的導電型，如均為第二導電型。然而，區域222的雜質濃度低於區域221與223的雜質濃度。

在另一可能實施例中，在區域221與223的預定區域進行第一離子佈值步驟，並在區域222的預定區域進行第二離子佈值步驟，其中摻雜於區域222的雜質濃度低於摻雜於區域221的雜質濃度。

由於第2圖的半導體裝置200的基底210、井區230、摻雜區241~244、隔離結構251~254、絕緣層260以及內連結構271~273的特性與第1圖的基底110、井區130、摻雜區141~144、隔離結構151~154、絕緣層160以及內連結構171~173的特性相似，故不再贅述。

第3圖為本發明之半導體裝置之另一可能剖面示意圖。第3圖相似第1圖，不同之處在於第3圖的區域322的寬度W₃₂₂小於摻雜區343的寬度W₃₄₃。如圖所示，摻雜區343覆蓋部分區域321。在本實施例中，摻雜區343的導電型不同於區域322的導電型。再者，區域321的導電型相同於區域322的導電型，但區域321的摻雜濃度低於區域322的摻雜濃度。

由於第3圖的半導體裝置300的基底310、井區320、330、摻雜區341~344、隔離結構351~354、絕緣層360以及內連結構371~373的特性與第1圖的基底110、井區130、摻雜區141~144、隔離結構151~154、絕緣層160以及內連結構171~173的特性相似，故不再贅述。

第4A~4D圖為本發明之半導體裝置的製造方法示意圖。請參考第4A圖，提供一半導體基底110，例如矽基底或其它適當的半導體基底。在其它實施例中，半導體基底110亦可為輕摻雜之基底，例如輕摻雜之P型或N型基底。在本實施例中，半導體基底110具有第一導電型。

接著，可依序由摻雜製程(例如，離子佈值)及熱擴散等製程，在半導體基底110的一既定區域內形成井區120。井區120具有第二導電型。在本實施例中，井區120具有區域121與122，其中區域121的摻雜濃度高於區域122的摻雜濃度。在一可能實施例中，不對區域122進行摻雜製程，而對區域122以外的區域121進行摻雜製程。由於區域121的雜質可能橫向擴散到區域122，故區域122與121均具有第二導電型。在另一可能實施例中，對區域121進行第一摻雜製程，並對區域122進行第二摻雜製程，其中第一摻雜製程的摻雜濃度高於第二摻雜製程的摻雜濃度。在其它實施例中，區域122位於區域121之中。

接著，可依序由摻雜製程(例如，離子佈值)及熱擴散等製程，在區域121的一既定區域內形成井區130。在一可能實施例中，井區130具有第一導電型。在其它實施例中，井區130的摻雜濃度高於半導體基底110的摻雜濃度。

請參考第4B圖，在半導體基底110上形成隔離結構151~154。隔離結構151延伸進入區域121。隔離結構152延伸進入區域121與井區130。在本實施例中，隔離結構151與152定義出待形成的摻雜區141。隔離結構153延伸進入井區130與區域121。隔離結構152與153定義出待形成的摻雜區142。隔離結構153與154定義出待形成的摻雜區143與144。隔離結構154延伸進入區域121。

請參考第4C圖，可藉由摻雜製程(如離子佈值)，形成摻雜區141~144。在本實施例中，摻雜區141形成於區域121之中，並位於隔離結構151與152之間。摻雜區142形成於井區130之中，並位於隔離結構152與153之間。在本實施例中，摻雜區142位於摻雜區141與143之間。

摻雜區143形成於區域122之中。如圖所示，摻雜區143位於摻雜區142與144之間。在本實施例中，摻雜區143覆蓋區域122，但並非用以限制本發明。在其它實施例中，摻雜區143更覆蓋區域121的部分。在一些實施例中，摻雜區143覆蓋部分區域122。摻雜區144形成於區域121之中，並位於隔離結構154與摻雜區143之間。在本實施例中，摻雜區144直接接觸摻雜區143，但並非用以限制本發明。在其它實施例中，摻雜區144與143在空間上彼分隔。此外，在一可能實施例中，摻雜區141與143具有第二導電型，摻雜142與144具有第一導電型。

請參考第4D圖，形成一絕緣層160在隔離結構151~154以及摻雜區141~144之上。接著，可透過金屬化製程，在絕緣層160之上形成內連結構171~173。內連結構171電性連接摻雜區141，以作為一接面場效電晶體的源極電極。內連結構172電性連接摻雜區142，以作為接面場效電晶體的閘極電極。內連結構173電性連接摻雜區143與144，以作為接面場效電晶體的汲極電極。如此一來，便完成半導體裝置100的製作。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體裝置，包括：一半導體基底，具有一第一導電型；一第一井區，形成於該半導體基底中，並具有一第二導電型，其中該第一井區具有一第一區域以及一第二區域，該第一區域的摻雜濃度高於該第二區域的摻雜濃度；一第二井區，具有該第一導電型，並形成於該第一區域之中；一第一摻雜區，具有該第二導電型，並形成於該第一區域之中，其中該第二導電型不同於該第一導電型；一第二摻雜區，具有該第一導電型，並形成於該第二井區之中；一第三摻雜區，具有該第一導電型，並形成於該第二區域之中；一第四摻雜區，具有該第二導電型，並形成於該第一區域之中；一第一內連結構，電性連接該第一摻雜區；一第二內連結構，電性連接該第二摻雜區；以及一第三內連結構，電性連接該第三及第四摻雜區，其中該第一內連結構作為一接面場效電晶體的一源極，該第二內連結構作為該接面場效電晶體的一閘極，該第三內連結構作為該接面場效電晶體的一汲極。
如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區完全覆蓋該第二區域。
如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區覆蓋部分該第一區域。
如申請專利範圍第1項所述之半導體裝置，其中該第二摻雜區位於該第一及第三摻雜區之間。
如申請專利範圍第4項所述之半導體裝置，其中該第三摻雜區位於該第二及第四摻雜區之間。
如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區直接接觸該第四摻雜區。
如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為P型，該第二導電型為N型。
如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為N型，該第二導電型為P型。
如申請專利範圍第1項所述之半導體裝置，其中該第二區域位於該第一區域之中。
一種半導體裝置之製造方法，包括：提供一半導體基底，其具有一第一導電型；形成一第一井區於該半導體基底中，其中該第一井區具有一第二導電型；形成一第一區域於該第一井區之中，其中該第一區域具有該第一導電型；形成一第二區域於該第一井區之中，其中該第二區域具有該第一導電型，其中該第一區域的摻雜濃度高於該第二區域的摻雜濃度；形成一第二井區於該第一區域之中，其中該第二井區具有該第一導電型；形成一第一摻雜區於該第一區域之中，其中該第一摻雜區具有該第二導電型，並且該第二導電型不同於該第一導電型；形成一第二摻雜區於該第二井區之中，其中該第二摻雜區具有該第一導電型；形成一第三摻雜區於該第二區域之中，其中該第三摻雜區具有該第一導電型；以及形成一第四摻雜區於該第一區域之中，其中該第三摻雜區具有該第二導電型。
如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第三摻雜區完全覆蓋該第二區域。
如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第三摻雜區覆蓋部分該第一區域。
如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第二摻雜區位於該第一及第三摻雜區之間。
如申請專利範圍第13項所述之半導體裝置之製造方法，其中該第三摻雜區位於該第二及第四摻雜區之間。
如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第三摻雜區直接接觸該第四摻雜區。
如申請專利範圍第10項所述之半導體裝置之製造方法，更包括：形成一第一內連結構，其中該第一內連結構電性連接該第一摻雜區，用以作為一接面場效電晶體的一源極；形成一第二內連結構，其中該第二內連結構電性連接該第二摻雜區，用以作為該接面場效電晶體的一閘極，；形成一第三內連結構，其中該第三內連結構電性連接該第三及第四摻雜區，用以作為該接面場效電晶體的一汲極。
如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一導電型為P型，該第二導電型為N型。
如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第一導電型為N型，該第二導電型為P型。
如申請專利範圍第10項所述之半導體裝置之製造方法，其中該第二區域位於該第一區域之中。