TWI706536B - 半導體裝置結構 - Google Patents

Abstract

本揭露實施例提供一種半導體裝置結構。上述半導體裝置結構包含半導體基底及設置於半導體基底內的第一井區，第一井區具有第一導電型態。上述半導體裝置結構亦包含第一摻雜區，其鑲入於第一井區內，具有與第一導電型態不同的第二導電型態。上述半導體裝置結構更包含第二井區，其具有第二導電型態。此外，上述半導體裝置結構包含第一金屬電極及第二金屬電極，第一金屬電極設置於半導體基底的第一摻雜區上。第二金屬電極設置於半導體基底的第二井區上。

Description

半導體裝置結構

本揭露係有關於半導體裝置結構，且特別係有關於一種具有靜電保護電路的半導體裝置結構。

傳統的積體電路中，半導體裝置易於受到高壓靜電放電損傷，主要是因為電晶體的閘極氧化層結構較靠近汲極端，且離源極/體擴散區較遠，導致當靜電放電(Electrical Static Discharge)電流自汲極端流入時，其能量傾向朝著閘極介電層分佈，而非流向源極、汲極摻雜區，致使閘極介電層被永久性地擊穿(Zapped)。

在傳統的半導體裝置中，往往利用其他額外的靜電保護元件避免電晶體元件被擊穿，然而，額外的ESD保護元件增加整體積體電路的佔據空間，且增加製程的複雜度，導致高的製造成本。有鑑於此，需要一種改良式的半導體裝置結構，使其具良好的靜電放電防護能力。

本揭露實施例提供一種半導體裝置結構。上述半導體裝置結構包含半導體基底及設置於半導體基底內的第一井區，第一井區具有第一導電型態。上述半導體裝置結構亦包含閘極結構，其設置於半導體基底的第一井區上。上述半導體裝置結構更包含第一摻雜區，其鑲入於第一井區內，具有與第一導電型態不同的第二導電型態。此外，上述半導體裝置結構包含第二井區，其具有第二導電型態。第二井區與第一摻雜區位於閘極結構的相對兩側。上述半導體裝置結構亦包含複數個第一金屬電極，其設置於半導體基底的第一摻雜區上。上述半導體裝置結構更包含複數個第二金屬電極，其中一部分的第二金屬電極設置於半導體基底的第二井區上。

本揭露之一些實施例提供一種半導體裝置結構。上述半導體裝置結構包含一半導體基底及設置於半導體基底內的第一井區，其具有第一導電型態。上述半導體裝置結構亦包含閘極結構，其設置於半導體基底的第一井區上。上述半導體裝置結構更包含第一摻雜區及第二摻雜區，其具有第二導電型態。第一摻雜區鑲入於第一井區內，第二摻雜區與第一摻雜區位於閘極結構的相對兩側。此外，上述半導體裝置結構包含第二井區，其具有第二導電型態，第二井區與第一摻雜區位於閘極結構的相對兩側。上述半導體裝置結構亦包含第一金屬電極，其設置於半導體基底的第一摻雜區上。上述半導體裝置結構更包含第二金屬電極，其設置於半導體基底的第二井區上。第一摻雜區、第一井區及第二摻雜區構成第一雙極性接面；第一井區、第二井區及第二金屬電極構成第二雙極性接面。

本揭露之一些實施例提供一種半導體裝置結構。上述半導體裝置結構包含半導體基底。上述半導體裝置結構亦包含第一、第二、第三、第四閘極結構於半導體基底上。上述半導體裝置結構更包含第一金屬電極，其設置於第一與第二閘極結構之間。第一金屬電極與半導體基底之間形成蕭特基接觸。此外，上述半導體裝置結構包含第二金屬電極，其設置於第三、第四閘極結構之間。第二金屬電極與半導體基底之間形成歐姆接觸。第一金屬電極與第二金屬電極電性連接至一高壓端。

為讓本揭露實施例之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，半導體裝置結構可以包含額外的元件，且一些敘述的元件可為了該結構的其他實施例被取代或刪除。

本發明的實施例係揭露半導體裝置結構之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體(Complementary Metal-Oxide-Semiconductor, CMOS)、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。

參閱第1圖，第1圖為根據本揭露的一些實施例之半導體裝置結構100A的剖面示意圖。如第1圖所示，半導體裝置結構100A包含半導體基底110。半導體基底110可為塊材(bulk)半導體、絕緣上覆半導體(semiconductor-on-insulation, SOI)基底。半導體基底110可以是晶圓，例如為矽晶圓。一般而言，絕緣上覆半導體基底包含形成在絕緣層上的一層半導體材料。絕緣層可例如為埋置氧化(buried oxide, BOX)層、氧化矽層或類似的材料，其提供絕緣層在矽或玻璃基底上。其他的基底則可使用例如為多重層或梯度(gradient)基底。

在一些實施例，半導體基底110可為半導體材料，其可包含矽、鍺；半導體基底110亦可為化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；半導體基底110亦可為合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或上述組合。在一些實施例，半導體基底110具有第一導電形態，例如為P型。

另外，半導體裝置結構100A可包含磊晶層(未繪示)，其可形成於半導體基底110上。上述磊晶層可包含矽、鍺、矽與鍺、III-V族化合物或上述之組合。上述磊晶層可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(metal-organic chemical vapor deposition, MOCVD)、金屬有機物化學氣相磊晶法(metal-organic vapor phase epitaxy, MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced chemical vapor deposition, PECVD)、遙控電漿化學氣相沉積法(remote plasma chemical vapor deposition, RPCVD)、分子束磊晶法(molecular beam epitaxy, MBE)、氫化物氣相磊晶法(hydride vapor phase Epitaxy, HVPE)、液相磊晶法(liquid phase epitaxy, LPE)、氯化物氣相磊晶法(chloride vapor phase epitaxy, Cl-VPE)或類似的方法形成。在一些實施例，上述磊晶層可具有第一導電型態，例如為P型。

半導體裝置結構100A包含井區120，其形成在半導體基底110內。或者，井區120可形成在上述磊晶層內。在一些實施例，井區120具有第一導電型態，例如為P型。在一些實施例，井區120的摻雜濃度可介於約10 ¹²atoms/cm ³至約10 ¹⁷atoms/cm ³的範圍間。

半導體裝置結構100A包含多個閘極結構130。閘極結構130設置於半導體基底110的井區120上。閘極結構130包含閘極介電層132及閘極電極134。閘極介電層132可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta ₂O ₅、Y ₂O ₃、SrTiO ₃(STO)、BaTiO ₃(BTO)、BaZrO、HfO ₂、HfO ₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO ₃(BST)、Al₂O₃、其它適合的介電材料、或上述組合。

閘極介電層132可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿增強型化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

閘極電極134設置在閘極介電層132上。在一些實施例，閘極電極134可為多晶矽。在一些實施例，閘極電極134可為一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬包含鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包含氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包含釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。閘極電極134可藉由化學氣相沉積法、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成。

半導體裝置結構100A包含閘極間隙物140。閘極間隙物140設置於閘極結構130的相對兩側邊，並且覆蓋閘極介電層132及閘極電極134的側表面。閘極間隙物140可為多層結構或單層結構。閘極間隙物140的材料例如為氮化物、氧化物或其他適合的材料。

半導體裝置結構100A包含隔離區150(shallow trench isolation, STI)。在一些實施例，隔離區150可為淺溝槽隔離區。可藉由微影製程及蝕刻製程圖案化半導體基底110，以形成多個開口，之後再藉由沉積製程將介電材料填入開口內，以形成隔離區150。在其他實施例，隔離區150可為藉由矽氧化所形成之場氧化(field oxide)區。上述微影製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗、乾燥(例如，硬烤)、其他適合製程或其組合來形成。微影製程也可藉由無遮罩微影、電子束寫入、離子束寫入或分子壓印(molecular imprint)替代。上述蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法(例如，反應式離子蝕刻)。蝕刻製程也可以是純化學蝕刻(電漿蝕刻)、純物理蝕刻(離子研磨)或其組合。上述沉積製程包含化學氣相沉積、化學氣相沉積、原子層沉積或其他沉積方法。

在一些實施例，半導體裝置結構100A包含摻雜區161、摻雜區162及摻雜區163，其具有與第一摻雜型態不同的第二摻雜型態，例如為N型。摻雜區161、摻雜區162、摻雜區163的摻雜濃度介於約10 ¹⁹atoms/cm ³至約10 ²¹atoms/cm ³的範圍間。摻雜區161鑲入於井區120內，且設置於隔離區150及閘極結構130之間；摻雜區162與摻雜區161位於閘極結構130的相對兩側；摻雜區163與摻雜區161位於閘極結構130的相對兩側，且摻雜區161與摻雜區163藉由井區180隔開。如第1圖所示，摻雜區162與井區120及井區180接觸；摻雜區163與井區120及井區180接觸。

半導體裝置結構100A包含摻雜區170，其鑲入於井區120內，且具有與第一摻雜型態，例如為P型。摻雜區170的摻雜濃度介於約10 ¹⁹atoms/cm ³至約10 ²¹atoms/cm ³的範圍間。上述摻雜區161、162、163及/或摻雜區170可用如離子植入或擴散之方法來形成，並藉由快速熱退火(rapid thermal annealing, RTA)製程來活化被植入的摻雜質。

在一些實施例，半導體裝置結構100A包含井區180。井區180具有與第二摻雜型態，例如為N型。在一些實施例，井區180的摻雜濃度介於約10 ¹²atoms/cm ³至約10 ¹⁹atoms/cm ³的範圍間。井區180被井區120環繞，且將摻雜區162與摻雜區163隔開。在一些實施例，井區180接觸井區120與摻雜區162；井區180接觸井區120與摻雜區163。在一些實施例，井區180的摻雜濃度小於摻雜區161、162及163的摻雜濃度。在一些實施例，井區180的摻雜深度大於摻雜區162及163的摻雜深度。

半導體裝置結構100A包含金屬電極191、金屬電極192A及金屬電極193。金屬電極191、金屬電極192A及金屬電極193的材料可包含銅、鈦、鈷、鎢、鎳或其他適合的金屬材料，並可藉由使用PVD製程(例如為濺鍍製程)、CVD製程、旋轉塗佈製程，其他適合的製程或上述組合形成。

此外，半導體裝置結構100A可包含矽化物層(未繪示)，其設置於半導體基底110與金屬電極191、金屬電極192A及/或金屬電極193之間。在一些實施例，可沉積金屬材料於半導體基底110上方後，執行退火製程。接下來，金屬材料與半導體基底110表面反應，以形成矽化物層於半導體基底110的表面上。形成矽化物層後，移除金屬材料剩下未與半導體基底110表面反應的部分。金屬材料剩下未反應的部分可藉由蝕刻製程移除，例如濕蝕刻製程、乾蝕刻製程、一或多個其他適合的製程，或上述組合。此外，半導體裝置結構100A亦可包含阻障層(未繪示)，阻障層設置於半導體基底110與金屬電極191、金屬電極192A及/或金屬電極193之間。阻障層可包含鈦、氮化鈦、鉭、氮化鉭或其他適合的材料。

在一些實施例，金屬電極191設置於摻雜區161上；金屬電極192A設置於井區180上；金屬電極193設置於摻雜區170上。金屬電極191、192A及193分別電性連接至外接電壓V _L、V _H及V _B，閘極結構130電性連接至外接電壓V _G。 在一些實施例，V _L為低壓端，V _H為高壓端。值得注意的是，第1圖繪示半導體裝置結構100A包含兩個金屬電極192A。在其他實施例，金屬電極192A的數量可為1個或大於2個。摻雜區161可作為半導體裝置結構100A的源極摻雜區，摻雜區163可作為半導體裝置結構100A的汲極摻雜區。

在一些實施例，金屬電極192A與井區180之間形成蕭特基(schottky)接觸，並形成一蕭特基二極體；金屬電極191與摻雜區161之間形成歐姆接觸；金屬電極193與摻雜區170之間形成歐姆接觸。如第1圖所示，摻雜區161、井區120及摻雜區162構成一雙極性接面，例如為NPN接面。在一些實施例，井區120、井區180及金屬電極192A構成一雙極性接面，例如為PNP接面。

在一些實施例，電性連接至高壓端的金屬電極192A與摻雜濃度較低的井區180接觸而形成蕭特基接面，藉此產生額外的雙極性接面。因此，半導體裝置結構100A整合了NPN接面及PNP接面而形成一CMOS。上述PNP接面與NPN接面形成一正回饋電路，提升了半導體裝置結構100A作為靜電放電ElectroStatic Discharge, ESD）保護裝置的能力。

參閱第2及3圖，第2圖為根據本揭露的一些實施例之半導體裝置結構100B的佈局之上視圖，第3圖為第2圖所示的半導體裝置結構100B中，沿A-A’線段的剖面示意圖。為了清楚繪示金屬電極、摻雜區與閘極結構的佈局，省略一些元件。

如第2及3圖所示，半導體裝置結構100B包含閘極結構130A及閘極結構130B。閘極結構130A及閘極結構130B的材料可與閘極結構130相同或相似，在此不再重複敘述。閘極結構130A及閘極結構130B可沿Y軸方向延伸。多個金屬電極191沿Y方向排列，且設置在摻雜區161上。兩欄金屬電極192A設置在閘極結構130A及閘極結構130B之間，且設置在井區180上。每一欄的多個金屬電極192A沿Y方向排列。

值得注意的是，第2圖繪示兩欄金屬電極192A，在其他實施例，半導體裝置結構100B包含更多欄的金屬電極192A。此外，半導體裝置結構100B包含多個隔離區(未繪示)，其設置在Y軸上相鄰的兩個金屬電極191之間，且設置在Y軸上相鄰的兩個金屬電極192A之間。

半導體裝置結構100B包含摻雜區164，其連接摻雜區162及摻雜區163。在此實施例，摻雜區162、摻雜區163是位於井區180的相對兩側的摻雜區。在一些實施例，摻雜區161、162、163及164可由單一步驟形成，且具有相似的摻雜濃度，以及相同的導電型態，例如為N型。在一些實施例， 井區180被摻雜區162、163及164環繞。

如第3圖所示，金屬電極192A與井區180之間形成蕭特基(schottky)接觸，並形成一蕭特基二極體。金屬電極191與摻雜區161之間形成歐姆接觸。在一些實施例，半導體裝置結構100B包含由摻雜區161、井區120及摻雜區162構成的第一雙極性接面，例如為NPN接面；半導體裝置結構100B亦包含由井區120、井區180及金屬電極192A構成的第二雙極性接面，例如為PNP接面。上述第一與第二雙極性接面形成一正回饋電路，提升了半導體裝置結構100B作為靜電放電保護裝置的能力。

參閱第4及5圖，第4圖為根據本揭露的一些實施例之半導體裝置結構100C的佈局之上視圖，第5圖為第4圖所示的半導體裝置結構100C中，沿B-B’線段的剖面示意圖。為了清楚繪示金屬電極、摻雜區與閘極結構的佈局，省略一些元件。

在一些實施例，半導體裝置結構100C可和半導體裝置結構100B相同或相似，其中之一的不同在於：半導體裝置結構100C包含金屬電極192B。在此實施例，半導體裝置結構100C中沿A-A’剖面的結構與沿B-B’剖面的結構不同。半導體裝置結構100C中沿A-A’剖面的結構可與如第3圖所示的結構相同或相似，在此不再贅述。

在一些實施例，如第4圖所示，金屬電極192A、金屬電極192B設置於閘極結構130A及閘極結構130B之間。金屬電極192A設置於井區180上，金屬電極192B設置於摻雜區164上。

參閱第5圖，金屬電極192B與摻雜濃度較高的摻雜區164之間形成歐姆接觸。在一些實施例，摻雜區161、井區120及摻雜區164構成一雙極性接面，例如為NPN接面。在此實施例，半導體裝置結構100C之中連接至高壓端的金屬電極的一部分，例如金屬電極192A，與井區180之間形成蕭特基接觸；且另一部分的金屬電極，例如金屬電極192B，與摻雜區164之間形成歐姆接觸。

在一些實施例，半導體裝置結構100C在A-A’的剖面上，包含由摻雜區161、井區120及摻雜區162構成的第一雙極性接面；以及由井區120、井區180及金屬電極192A構成的第二雙極性接面，例如為PNP接面。上述第一雙極性接面與第二雙極性接面形成一正回饋電路，提升了半導體裝置結構100C作為靜電放電保護裝置的能力。在B-B’剖面上，包含由摻雜區161、井區120及摻雜區164構成的第三雙極性接面，例如為NPN接面。在B-B’剖面上，並未形成蕭特基接觸及額外的PNP接面。

參閱第6及7圖，第6圖為根據本揭露的一些實施例之半導體裝置結構100D的佈局之上視圖，第7圖為第6圖所示的半導體裝置結構100D中，沿C-C’線段的剖面示意圖。為了清楚繪示金屬電極、摻雜區與閘極結構的佈局，省略一些元件。

在一些實施例，半導體裝置結構100C可和半導體裝置結構100B相同或相似，其中之一的不同在於：金屬電極192A及金屬電極192B設置在不同的閘極結構之間。在一些實施例，半導體裝置結構100D包含閘極結構130C及閘極結構130D，閘極結構130C及130D可與閘極結構130相同或相似，在此不再重複敘述。如第6圖所示，閘極結構130A、130B、130C及130D可沿X方向排列。在一些實施例，井區180形成在閘極結構130A及閘極結構130B之間，且並未形成在閘極結構130C及閘極結構130D之間。

如第6、7圖所示，半導體裝置結構100D包含金屬電極192A及金屬電極192B。金屬電極192A設置在閘極結構130A及閘極結構130B之間；金屬電極192B設置在閘極結構130C及閘極結構130D之間。金屬電極192A及金屬電極192B電性連接至外接電壓V _H。在此實施例，金屬電極192A與井區180之間形成蕭特基接觸；金屬電極192B與摻雜區164之間形成歐姆接觸。

在此實施例，半導體裝置結構100D中電性連接至高壓端的金屬電極192A及192B，分別形成在不同的閘極結構之間，且分別與半導體基底110之間形成蕭特基接觸及歐姆接觸。在C-C’剖面，半導體裝置結構100D 包含由摻雜區161、井區120及摻雜區162構成的第一雙極性接面，例如為NPN接面；且包含由井區120、井區180及金屬電極192A構成的第二雙極性接面，例如為PNP接面。上述第一與第二雙極性接面形成一正回饋電路，提升了半導體裝置結構100D作為靜電放電保護裝置的能力。此外，半導體裝置結構100D更包含由摻雜區161、井區120及摻雜區164構成的雙極性接面，例如為NPN接面。在此實施例，在閘極結構130A及130B之間，藉由形成井區180，而形成蕭特基接觸及額外的PNP接面；在閘極結構130C及130D之間，並未形成蕭特基接觸及額外的PNP接面。

可在本揭露的實施例作各種變化及調整。在一些實施例，半導體裝置結構的佈局可具有其他態樣。在如第6圖所示的結構中，閘極結構130A及閘極結構130B之間的摻雜區與金屬電極的佈局可與如第4圖所示的半導體裝置結構100C相同。亦即，在半導體裝置結構100D的閘極結構130A及閘極結構130B之間，有部分的金屬電極192A設置在井區180上，與半導體基底110之間形成蕭特基接觸，有部分的金屬電極192B設置在摻雜區164上，與半導體基底110之間形成歐姆接觸。

在本揭露一些實施例，在電性連接至高壓端的區域設置井區取代濃度較大的摻雜區，使得金屬電極與井區形成蕭特基二極體，能提升半導體裝置結構作為靜電保護裝置的能力。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100A、100B、100C、100D:半導體裝置結構

110:半導體基底

120:井區

130、130A、130B、130C、130D:閘極結構

132:閘極介電層

134:閘極電極

140:閘極間隙物

150:隔離區

161:摻雜區

162:摻雜區

163:摻雜區

164:摻雜區

170:摻雜區

180:井區

191:金屬電極

192A:金屬電極

192B:金屬電極

193:金屬電極

V_B、V_L、V_H、V_G:外加電壓

第1圖為根據本揭露的一些實施例之半導體裝置結構的剖面示意圖； 第2圖為根據本揭露的一些實施例之半導體裝置結構的佈局之上視圖； 第3圖為第2圖所示的半導體裝置結構中，沿A-A’線段的剖面示意圖； 第4圖為根據本揭露的一些實施例之半導體裝置結構的佈局之上視圖； 第5圖為第4圖所示的半導體裝置結構中，沿B-B’線段的剖面示意圖； 第6圖為根據本揭露的一些實施例之半導體裝置結構的佈局之上視圖； 第7圖為第6圖所示的半導體裝置結構中，沿C-C’線段的剖面示意圖。

100B:半導體裝置結構

110:半導體基底

120:井區

130A、130B:閘極結構

132:閘極介電層

134:閘極電極

140:閘極間隙物

161:摻雜區

162:摻雜區

163:摻雜區

180:井區

191:金屬電極

192A:金屬電極

Claims (18)

1. 一種半導體裝置結構，包括： 一半導體基底； 一第一井區，設置於該半導體基底內，具有一第一導電型態； 一閘極結構，設置於該半導體基底的該第一井區上； 一第一摻雜區，鑲入於該第一井區內，具有與該第一導電型態不同的一第二導電型態； 一第二井區，具有該第二導電型態，其中該第二井區與該第一摻雜區位於該閘極結構的相對兩側； 複數個第一金屬電極，設置於該半導體基底的該第一摻雜區上；以及 複數個第二金屬電極，其中一部分的該些第二金屬電極設置於該半導體基底的該第二井區上。
2. 如申請專利範圍第1項所述之半導體裝置結構，其中該部分的該些第二金屬電極與該第二井區之間形成蕭特基接觸。
3. 如申請專利範圍第1項所述之半導體裝置結構，其中該些第一金屬電極與該第一摻雜區之間形成歐姆接觸。
4. 如申請專利範圍第1項所述之半導體裝置結構，更包括： 一第二摻雜區，具有該第二導電型態，該第二摻雜區與該第一摻雜區位於該閘極結構的相對兩側，且該第二摻雜區接觸該第一井區及該第二井區。
5. 如申請專利範圍第4項所述之半導體裝置結構，更包括： 一第三摻雜區，具有該第二導電型態，該第三摻雜區與該第一摻雜區位於該閘極結構的相對兩側，且該第三摻雜區與該第二摻雜區經由該第二井區隔開。
6. 如申請專利範圍第4項所述之半導體裝置結構，其中該第一摻雜區、該第一井區及該第二摻雜區構成一第一雙極性接面，該第一井區、該第二井區及該部分的該些第二金屬電極構成一第二雙極性接面。
7. 如申請專利範圍第6項所述之半導體裝置結構，其中該第一雙極性接面為NPN接面，該第二雙極性接面為PNP接面。
8. 如申請專利範圍第1項所述之半導體裝置結構，更包括： 一第四摻雜區，具有該第二導電型態，該第四摻雜區與該第一摻雜區位於該閘極結構的相對兩側，其中另一部分的該些第二金屬電極設置於該半導體基底的該第四摻雜區上。
9. 如申請專利範圍第8項所述之半導體裝置結構，其中該另一部分的該些第二金屬電極與該第四摻雜區之間形成歐姆接觸。
10. 如申請專利範圍第1項所述之半導體裝置結構，其中該些第一金屬電極電性連接至一低壓端，該些第二金屬電極電性連接至一高壓端。
11. 一種半導體裝置結構，包括： 一半導體基底； 一第一井區，設置於該半導體基底內，具有一第一導電型態；一閘極結構，設置於該半導體基底的該第一井區上；一第一摻雜區，鑲入於該第一井區內，具有與該第一導電型態不同的一第二導電型態；一第二摻雜區，具有該第二導電型態，該第二摻雜區與該第一摻雜區位於該閘極結構的相對兩側；一第二井區，具有該第二導電型態，其中該第二井區與該第一井區及該第二摻雜區接觸；一第一金屬電極，設置於該半導體基底的該第一摻雜區上；以及一第二金屬電極，設置於該半導體基底的該第二井區上；其中，該第一摻雜區、該第一井區及該第二摻雜區形成一第一雙極性接面，該第一井區、該第二井區及該第二金屬電極形成一第二雙極性接面。
12. 如申請專利範圍第11項所述之半導體裝置結構，其中該第一雙極性接面為NPN接面，該第二雙極性接面為PNP接面。
13. 如申請專利範圍第11項所述之半導體裝置結構，更包括：一第三摻雜區，具有該第二導電型態，該第三摻雜區與該第二摻雜區經由該第二井區隔開。
14. 如申請專利範圍第11項所述之半導體裝置結構，其中該第一金屬電極與該第一摻雜區之間形成歐姆接觸，該第二金屬電極與該第二井區之間形成蕭特基接觸。
15. 如申請專利範圍第11項所述之半導體裝置結構， 其中該第一金屬電極電性連接至一低壓端，該第二金屬電極電性連接至一高壓端。
16. 一種半導體裝置結構，包括：一半導體基底；一第一閘極結構、一第二閘極結構、一第三閘極結構、一第四閘極結構，設置於該半導體基底上；一第一金屬電極，設置於該第一閘極結構與該第二閘極結構之間，該第一金屬電極與該半導體基底之間形成蕭特基接觸；一第二金屬電極，設置於該第三閘極結構與該第四閘極結構之間，該第二金屬電極與該半導體基底之間形成歐姆接觸；一第一井區，設置於該半導體基底內，具有一第一導電型態；以及一第二井區，被該第一井區圍繞，具有與該第一導電型態不同的一第二導電型態，且位於該第一閘極結構與該第二閘極結構之間；其中，該第一金屬電極與該第二金屬電極電性連接至一高壓端。
17. 如申請專利範圍第16項所述之半導體裝置結構，更包括：一第三金屬電極，設置於該第二閘極結構與該第三閘極結構之間，該第三金屬電極與該半導體基底之間形成歐姆接觸，且電極電性連接至一低壓端。
18. 如申請專利範圍第16項所述之半導體裝置結構，其中該第二井區並未設置在該第三閘極結構與該第四閘極結構之間。

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