TW201929052A - 半導體裝置及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 230000008569 process Effects 0.000 claims description 60
- 239000002019 doping agent Substances 0.000 claims description 44
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 239000011295 pitch Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- -1 boron ions Chemical class 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000005204 segregation Methods 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052716 thallium Inorganic materials 0.000 description 2
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017121 AlSiO Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本發明實施例係關於一種半導體裝置之形成方法。上述方法包括提供基板、形成隔離結構於上述基板上。上述隔離結構定義出主動區與非主動區。上述方法亦包括形成摻雜區於上述基板中。上述摻雜區包括位於上述主動區中的第一區域以及圍繞上述第一區域的第二區域，且上述第二區域從上述非主動區延伸進入上述主動區的一部分中。上述第一區域包括多個彼此分離的子區域。
Description
本發明實施例係有關於一種半導體裝置之形成方法，且特別有關於一種摻雜區之形成方法。
半導體裝置已廣泛地使用於各種電子產品中，舉例而言，諸如個人電腦、手機、以及數位相機...等。半導體裝置的製造通常是藉由在半導體基板上沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。
隨著技術節點尺寸降低以及積體電路縮小化，功能密度(亦即，單位晶片面積之互連裝置的數量)普遍地增加，然而幾何尺寸(亦即，使用一生產製程可製造之最小元件(或導線))則降低。上述尺寸之縮減大體上可提升生產效率、降低相關成本而帶來許多好處。
然而，上述縮小化亦產生許多問題。舉例而言，隨著半導體裝置之縮小化，需要使用如淺溝槽隔離之隔離結構以提供更良好之隔離效果。然而，鄰近於上述隔離結構之摻質可能會偏析進入上述隔離結構中，使得摻質濃度不均勻而產生
如次臨界區駝峰效應(sub threshold hump effect)之問題。
本發明實施例提供一種半導體裝置之形成方法。上述方法包括提供基板、形成隔離結構於上述基板上。上述隔離結構定義出主動區與非主動區。上述方法亦包括形成摻雜區於上述基板中。上述摻雜區包括位於上述主動區中的第一區域以及圍繞上述第一區域的第二區域，且上述第二區域從上述非主動區延伸進入上述主動區的一部分中。上述第一區域包括多個彼此分離的子區域。
本發明實施例亦提供一種半導體裝置。上述半導體裝置包括基板、設置於上述基板上之隔離結構。上述隔離結構定義出主動區與非主動區。上述半導體裝置亦包括設置於上述半導體基板中之井區。上述井區自上述非主動區延伸進入上述主動區。上述主動區中之上述井區的深度小於上述非主動區中之上述井區的深度。
10‧‧‧半導體裝置
100‧‧‧基板
100a‧‧‧主動區
100b‧‧‧非主動區
200‧‧‧溝槽
202‧‧‧隔離結構
300‧‧‧圖案化罩幕層
302‧‧‧開口
400‧‧‧摻雜區
400A‧‧‧摻雜區之第一區域
400B‧‧‧摻雜區之第二區域
400a1、400a2、400a3‧‧‧第一區域的子區域
600‧‧‧井區
600a‧‧‧主動區中之井區之中心部分
600b‧‧‧主動區中之井區之邊緣部分
800‧‧‧閘極結構
802‧‧‧源極區
804‧‧‧汲極區
E1、E2、E3、E4‧‧‧主動區之邊緣
S1、S2、S3、S4‧‧‧間距
d1、d2‧‧‧深度
L1、L2、L3‧‧‧摻質濃度曲線
Q‧‧‧間距
A-A’‧‧‧剖面線
B-B’‧‧‧剖面線
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。
第1A、2A、3A、4A、5A、6A及8A圖為一系列之上視圖，其繪示出本發明一些實施例之半導體裝置之形成方法。
第1B、2B、3B、4B、5B、6B及8B圖為一系列之剖面圖，其各自對應至第1A、2A、3A、4A、5A、6A及8A圖。
第3C圖係繪示出本發明一些實施例之半導體裝置之形成方法之製程上視圖。
第3D圖係繪示出本發明一些實施例之半導體裝置之形成方法之製程上視圖。
第7A圖係繪示出井區之摻質濃度曲線圖。
第7B圖係繪示出本發明一些實施例之井區之摻質濃度曲線圖。
第7C圖係繪示出本發明一些實施例之井區之摻質濃度曲線圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下所揭露之不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本發明實施例之半導體裝置之形成方法係先形成包括多個分離的子區域之摻雜區於半導體基板中，然後對上述摻雜區進行如熱處理之製程以形成一連續的井區。藉由上述多個分離的子區域，可大抵上平衡前述由於摻質偏析所造成之摻質濃度不均勻，使得上述井區可具有大抵上均勻的摻質濃度。
第1A圖及第1B圖係繪示出本發明一些實施例之半導體裝置之形成方法的起始步驟之部分上視圖與部分剖面圖。詳細而言，第1B圖係為沿著第1A圖之剖面線A-A’而得之剖面圖。
如第1A圖及第1B圖所示，提供基板100。舉例而言，基板100可包括矽基板。在一些實施例中，基板100包括一些其他的元素半導體基板(例如：鍺)。舉例而言，基板100亦可包括化合物半導體基板(例如：碳化矽、砷化鎵、砷化銦或磷化銦)。基板100亦可包括合金半導體基板(例如：矽化鍺、碳化矽鍺(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide))。在一些實施例中，基板100可包括絕緣層上半導體(semiconductor on
insulator，SOI)基板(例如：絕緣層上矽基板或絕緣層上鍺基板)，上述絕緣層上半導體基板可包括底板、設置於上述底板上之埋藏氧化層以及設置於上述埋藏氧化層上之半導體層。在一些實施例中，基板100可包括單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或上述之組合。
在一些實施例中，半導體基板100可包括磊晶半導體層。舉例而言，可使用氣相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、分子束磊晶法(molecular-beam epitaxy process，MBE)、金屬化學氣相沉積法(metal organic chemical vapor deposition process，MOCVD)、其他適當之方法或上述之組合形上述磊晶半導體層。舉例而言，可在沉積或成長上述磊晶半導體層時進行原位摻雜，或在形成上述磊晶半導體層之後以離子佈植之方式摻雜上述磊晶半導體層。在一些實施例中，上述磊晶半導體層中可摻雜有n型摻質，例如：氮、磷、砷、銻、鉍。在一些其他的實施例中，上述磊晶半導體層中可摻雜有p型摻質，例如：硼、鋁、鎵、銦、鉈。
接著，如第2A及第2B圖所示，形成隔離結構202於基板100上。在一些實施例中，隔離結構202係為淺溝槽隔離結構(shallow trench isolation，STI)。舉例而言，可使用如低壓化學氣相沉積製程(low-pressure chemical vapor deposition process)或電漿輔助化學氣相沉積製程形成包括氮化矽或氧化矽之硬罩幕層(未繪示於圖中)於半導體基板100上。接著，進行
圖案化製程圖案化上述硬罩幕層，然後以上述經圖案化之硬罩幕層作為蝕刻罩幕蝕刻基板100以形成溝槽200於基板100中。接著，可使用如高密度電漿化學氣相沉積製程(high-density plasma chemical vapor deposition process)填充絕緣材料(例如：氧化矽、氮化矽或氮氧化矽)於溝槽200中以形成淺溝槽隔離結構202。
在一些實施例中，可在填充上述絕緣材料於溝槽200中的步驟之後，進行如化學機械研磨(chemical mechanical polishing，CMP)之平坦化製程移除多餘之絕緣材料，使得淺溝槽隔離結構202具有大抵上平坦之頂表面。
在一些實施例中，如第2A圖與第2B圖所示，隔離結構202係定義出基板100之主動區100a以及非主動區100b。舉例而言，非主動區100b可圍繞主動區100a，並分隔且電性隔離主動區100a與基板100之其他主動區(未個別繪示於圖中)。舉例而言，可在主動區100a中形成各種電子元件(例如：電晶體)。
接著，如第3A圖及第3B圖所示，形成圖案化罩幕層300於基板100上。圖案化罩幕層300將於後續的製程中充當佈植罩幕。在一些實施例中，如第3A圖及第3B圖所示，由於圖案化罩幕層300係於出主動區100a中定義出數個彼此分離的區域，因此後續以圖案化罩幕層300充當佈植罩幕進行之佈植製程所形成之摻雜區亦具有數個彼此分離的區域，於後文將詳細說明。
如第3A圖所示，圖案化罩幕層300可包括三個開口302，但本發明實施例並非依此為限。舉例而言，可視設計上
之需要使圖案化罩幕層300包括任何其他數量之開口302(如第3C圖所示)。此外，雖然第3A圖中所示之開口302大抵上為長方形，但本發明實施例並非依此為限。舉例而言，開口302亦可大抵上為圓形、橢圓形(如第3D圖所示)、長圓形、其他適當的形狀或上述之組合。
在一些實施例中，可使用如旋轉塗佈(spin-on coating)之方式形成光阻層於基板100上，接著進行軟烘烤(soft baking)、曝光(exposure)、曝光後烘烤(post-exposure baking)以及顯影(developing)等步驟圖案化上述光阻層以形成圖案化罩幕層300。在一些其他的實施例中，圖案化罩幕層300亦可由如氧化矽或氮化矽等硬罩幕材料所形成。
接著，如第4A圖及第4B圖所示，進行離子佈植製程以形成摻雜區400於半導體基板100中。應注意的是，為了簡明說明摻雜區400，於第4A圖中係省略了隔離結構202。
如第4A圖及第4B圖所示，在一些實施例中，摻雜區400包括主動區100a中之第一區域400A以及環設於第一區域400A周邊之第二區域400B。在一些實施例中，第二區域400B自非主動區100b延伸進入主動區100a的一部分中。
如第4A圖及第4B所示，在一些實施例中，第一區域400A可包括多個分離的子區域400a1、400a2及400a3，而第二區域400B則可為一連續的摻雜區。應注意的是，雖然於此係以第一區域400A包括三個分離的子區域為例進行說明，但本發明實施例並非依此為限。在一些其他的實施例中，亦可視設計需求使第一區域400A具有不同數量之分離的子區域。
在一些實施例中，在上視圖中(例如：第4A圖)，主動區100a中之圖案化罩幕層300的面積與主動區100a的面積之比值若太大(例如：大於0.6)或太小(例如：小於0.1)，則都可能會造成後續所形成之井區600於主動區中發生摻質濃度不均勻之問題。因此，在另一些實施例中，在上視圖中(例如：第4A圖)，主動區100a中之圖案化罩幕層300的面積與主動區100a的面積之比值大抵上為0.1至0.6，而可避免上述因圖案化罩幕層300的面積與主動區100a的面積之比值太大(例如：大於0.6)或太小(例如：小於0.1)所產生之問題。在此些實施例中，在上視圖中(例如：第4A圖)，主動區100a中之摻雜區400的面積與主動區100a的面積之比值大抵上為0.4至0.9。
如第4B圖所示，第一區域400A之相鄰的子區域可具有間距Q。舉例而言，間距Q可為0.5至5μm。
在一些實施例中，可使用上述佈植製程佈植硼離子、銦離子或二氟化硼離子(BF2 +)於半導體基板100中以形成p型摻雜區400，其可於後續製程中被用來形成p型井區。
接著，如第5A圖及第5B圖所示，移除圖案化罩幕層300。在一些實施例中，圖案化罩幕層300係由光阻所形成，因此可使用如電漿灰化之方式移除圖案化罩幕層300。在一些其他的實施例中，圖案化罩幕層300係由如氧化矽或氮化矽等硬罩幕材料所形成，因此可使用蝕刻製程移除圖案化罩幕層300。應注意的是，為了簡明起見，於第5A圖中係省略了隔離結構202。
接著，如第6A圖及第6B圖所示，可進行熱處理製
程，使摻雜區400之第一區域400A之多個彼此分離的子區域與第二區域400B經由熱擴散形成一連續之井區600。舉例而言，上述熱處理製程可包括快速熱退火製程(rapid thermal process，RTP)、爐管退火製程(furnace annealing process)、雷射尖峰退火製程(laser spike annealing process，LSA)、其他適當的熱處理製程或上述之組合。在一些實施例中，上述熱處理製程為快速熱退火製程，其熱處理溫度可為900至1100℃，且所對應之熱處理時間(duration)可為30至60秒。在一些實施例中，上述熱處理製程為爐管退火製程，其熱處理溫度可為900至1100℃，且所對應之熱處理時間可為30至120分。
如第6A圖及第6B圖所示，井區600可自非主動區100b延伸進入主動區100a中。如第6A圖所示，主動區100a中之井區600可具有中心部分600a以及邊緣部分600b。在一些實施例中，邊緣部分600b可環繞中心部分600a。如第6A圖所示，中心部分600a與主動區100a之邊緣E1、E2、E3以及E4可具有間距S1、S2、S3以及S4。在一些實施例中，間距S1、S2、S3以及S4皆大於0.2μm(例如：間距S1、S2、S3以及S4為0.2至1.0μm)。
如前所述，在進行上述熱處理製程時，主動區100a之邊緣E1、E2、E3以及E4附近的摻質可能會擴散進入隔離結構202中，而降低主動區100a中之井區600之邊緣部分600b的摻質濃度。進一步而言，在傳統的製程中，上述摻質之偏析可能使得主動區100a中之井區600之邊緣部分600b之上表面的摻質濃度低於主動區100a中之井區600之中心部分600a之上表面的摻質濃度(如第7A圖之摻質濃度曲線L1所示)。
相較之下，如前所述，在本發明一些實施例中，係在上述熱處理製程之前於主動區100a之中心部分形成分離的摻雜區(如第4A、4B圖所示之摻雜區400a1、400a2、400a3)，因此在熱處理製程之後主動區100a中之井區600之中心部分600a亦可具有較低之濃度，而可平衡前述由於摻質偏析所造成之摻質濃度不均勻。
進一步而言，在一些實施例中，邊緣部分600b之上表面的摻質濃度大抵上等於(如第7B圖之摻質濃度曲線L2所示)或大於(如第7C圖之摻質濃度曲線L3所示)中心部分600a之上表面的摻質濃度，而可避免前述之次臨界區駝峰效應(sub threshold hump effect)。在一些實施例中，邊緣部分600b之上表面具有第一摻質濃度(例如：平均摻質濃度)，而中心部分600a之上表面具有第二摻質濃度(例如：平均摻質濃度)，且第一摻質濃度與第二摻質濃度的比值可為0.95至1.2。
舉例而言，在一些實施例中，邊緣部分600b之上表面之第一摻質濃度可為1E16至5E18cm-3，而中心部分600a之上表面之第二摻質濃度可為1E16至5E18cm-3。
如第6B圖所示，主動區100a中之井區600可具有深度d1，而非主動區100b中之井區600可具有深度d2。詳細而言，深度d1可為主動區100a中之井區600之底表面與基板100之頂表面之間的最小距離，而深度d2可為非主動區100b中之井區600之底表面與基板100之頂表面之間的最小距離。在一些實施例中，由於主動區100a中之井區600係形成自分離的摻雜區(例如：摻雜區400a1、400a2及400a3)，因此主動區100a中之井區600
之深度d1可小於非主動區100b中之井區600之深度d2，但本揭露並非依此為限。在一些其他的實施例中，主動區100a中之井區600之深度d1亦可大抵上等於非主動區100b中之井區600之深度d2。
在一些實施例中，主動區100a中之井區600之深度d1與非主動區100b中之井區600之深度d2的比值(亦即，d1/d2)可為0.3至1(例如：0.3至0.95)。
接著，如第8A圖及第8B圖所示，可形成閘極結構800、源極區802與汲極區804，以形成本揭露之半導體裝置10。詳細而言，第8A圖係為半導體裝置10之部分上視圖，而第8B圖係為沿著第8A圖之剖面線B-B’所得之剖面圖。
如第8A圖及第8B圖所示，閘極結構800可橫跨主動區100a。舉例而言，閘極結構800可包括閘極介電層以及設置於上述閘極介電層上之閘極電極。
在一些實施例中，上述閘極介電層可包括經由氧化製程(例如：乾式氧化製程或濕式氧化製程)、化學氣相沉積製程(chemical vapor deposition process，CVD)、其他適當的製程或上述之組合所形成之氧化矽。在一些實施例中，上述閘極介電層可包括高介電常數(high k)介電材料，例如HfO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba,Sr)TiO3、Al2O3、其他適當之高介電常數介電材料或上述之組合。舉例而言，可使用化學氣相沉積製程(例如：電漿輔助化學氣相沉積製程(plasma enhanced chemical vapor deposition，
PECVD))、原子層沉積製程(atomic layer deposition，ALD)、其他適當之製程或上述之組合形成上述之高介電常數介電材料。
在一些實施例中，上述閘極電極可包括多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬(例如：W、Ti、Al、Cu、Mo、Ni或Pt)、金屬合金、金屬氮化物(例如：氮化鎢、氮化鉬、氮化鈦或氮化鉭)、金屬矽化物、金屬氧化物、其他適當之材料或上述之組合。舉例而言，可使用化學氣相沉積製程(例如：低壓化學氣相沉積製程(low pressure chemical vapor deposition process)或電漿輔助化學氣相沉積製程)、物理氣相沉積製程(例如：蒸鍍製程或濺鍍製程(sputtering))、其他適當之製程或上述之組合形成上述閘極電極之材料。
舉例而言，在形成上述閘極介電層之材料以及閘極電極之材料之後，可進行圖案化製程圖案化上述閘極介電層之材料以及閘極電極之材料以形成閘極結構800。在一些實施例中，上述圖案化製程可包括微影製程(例如：光阻塗佈、軟烘烤(soft baking)、曝光(exposure)、曝光後烘烤(post-exposure baking)或顯影(developing))、蝕刻製程(例如：乾式蝕刻製程或濕式蝕刻製程)、其他適當之製程或上述之組合。
如第8A圖及第8B圖所示，源極區802與汲極區804可分別位於閘極結構800之相對兩側。詳細而言，在一些實施例中，源極區802與汲極區804可分別位於閘極結構800之相對兩側之主動區100a中。
在一些實施例中，井區600與源極區802與汲極區
804可具有相反之導電型態。舉例而言，在一些實施例中，井區600為摻雜有如硼、鋁、鎵、銦、鉈之摻質的p型井區，因此源極區802與汲極區804可為摻雜有如氮、磷、砷、銻、鉍之摻質的n型源極區802與汲極區804。舉例而言，可使用佈植製程佈植磷離子或砷離子於主動區100a中之井區600中以形成摻質濃度為5E19至1E21cm-3之n型源極區802與汲極區804。
在一些實施例中，可使用如旋轉塗佈之方式形成光阻層(未繪示於圖中)於基板100上，接著進行圖案化製程圖案化上述光阻層，然後以上述圖案化光阻層充當佈植罩幕進行上述佈植製程，以形成源極區802與汲極區804。在一些實施例中，可使用由如氧化矽或氮化矽等材料所形成之圖案化硬罩幕(未繪示於圖中)充當佈植罩幕進行上述佈植製程，以形成源極區802與汲極區804。在一些實施例中，亦可直接使用閘極結構800充當佈植罩幕進行上述佈植製程，以形成源極區802與汲極區804。
綜合上述，本發明實施例之半導體裝置之形成方法係先形成摻雜區於半導體基板中，然後對上述摻雜區進行如熱處理之製程以形成井區。由於上述摻雜區於半導體基板之主動區中具有多個分離的子區域，因此可平衡前述由於摻質偏析所造成之摻質濃度不均勻，使得上述主動區中之井區可具有大抵上均勻之濃度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本
發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
此外，本揭露之每一請求項可為個別的實施例，且本揭露之範圍包括本揭露之每一請求項及每一實施例彼此之結合。
Claims (10)
- 一種半導體裝置之形成方法，包括：提供一基板；形成一隔離結構於該基板上，其中該隔離結構定義出一主動區與一非主動區；形成一摻雜區於該基板中，其中該摻雜區包括位於該主動區中的一第一區域以及圍繞該第一區域的一第二區域，且該第二區域從該非主動區延伸進入該主動區的一部分中，其中該第一區域包括多個彼此分離的子區域。
- 如申請專利範圍第1項所述之半導體裝置之形成方法，其中形成該摻雜區的步驟包括進行一離子佈植製程。
- 如申請專利範圍第2項所述之半導體裝置之形成方法，其中形成該摻雜區的步驟更包括：在進行該離子佈植製程之前形成一圖案化罩幕層於該基板上；以及以該圖案化罩幕層作為佈植罩幕進行該離子佈植製程以形成該摻雜區之該第一區域與該第二區域。
- 如申請專利範圍第1項所述之半導體裝置之形成方法，其中在一上視圖中，該主動區具有一第一面積，該主動區中之該摻雜區具有一第二面積，且該第二面積與該第一面積的比值為0.4至0.9。
- 如申請專利範圍第1項所述之半導體裝置之形成方法，在形成該摻雜區於該基板中的步驟之後，更包括：進行一熱製程，使該第一區域之多個彼此分離的子區域與 該第二區域經由熱擴散形成一連續之井區。
- 如申請專利範圍第5項所述之半導體裝置之形成方法，其中在該熱製程後，該主動區中之該井區之邊緣部分之上表面具有一第一摻質濃度，該主動區中之該井區之中心部分之上表面具有一第二摻質濃度，且該第一摻質濃度與該第二摻質濃度的比值為0.95至1.2。
- 如申請專利範圍第6項所述之半導體裝置之形成方法，其中該主動區中之該井區的深度小於該非主動區中之該井區的深度。
- 一種半導體裝置，包括：一基板；一隔離結構，設置於該基板上，其中該隔離結構定義出一主動區與一非主動區；一井區，設置於該基板中，其中該井區自該非主動區延伸進入該主動區，其中該主動區中之該井區的深度小於該非主動區中之該井區的深度；以及其中該主動區中之該井區之邊緣部分之上表面具有一第一摻質濃度，該主動區中之該井區之中心部分之上表面具有一第二摻質濃度，且該第一摻質濃度與該第二摻質濃度的比值為0.95至1.2。
- 如申請專利範圍第8項所述之半導體裝置，其中該主動區中之該井區的深度與該非主動區中之該井區的深度之比值為0.3至0.95。
- 如申請專利範圍第8項所述之半導體裝置，更包括： 一閘極結構，設置於該基板上且橫跨該主動區；以及一源極區與一汲極區，各自設置於該閘極結構兩相對側之該主動區中。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106143940A TWI683351B (zh) | 2017-12-14 | 2017-12-14 | 半導體裝置及其形成方法 |
| CN201811121909.7A CN109346510B (zh) | 2017-12-14 | 2018-09-26 | 半导体装置及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106143940A TWI683351B (zh) | 2017-12-14 | 2017-12-14 | 半導體裝置及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201929052A true TW201929052A (zh) | 2019-07-16 |
| TWI683351B TWI683351B (zh) | 2020-01-21 |
Family
ID=65306435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106143940A TWI683351B (zh) | 2017-12-14 | 2017-12-14 | 半導體裝置及其形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN109346510B (zh) |
| TW (1) | TWI683351B (zh) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3681147A (en) * | 1970-01-22 | 1972-08-01 | Ibm | Method for masking semiconductor regions for ion implantation |
| JP2745228B2 (ja) * | 1989-04-05 | 1998-04-28 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5217566A (en) * | 1991-06-06 | 1993-06-08 | Lsi Logic Corporation | Densifying and polishing glass layers |
| US6103598A (en) * | 1995-07-13 | 2000-08-15 | Canon Kabushiki Kaisha | Process for producing semiconductor substrate |
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| KR20140032238A (ko) * | 2012-09-06 | 2014-03-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2017
- 2017-12-14 TW TW106143940A patent/TWI683351B/zh active
-
2018
- 2018-09-26 CN CN201811121909.7A patent/CN109346510B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI683351B (zh) | 2020-01-21 |
| CN109346510B (zh) | 2022-03-29 |
| CN109346510A (zh) | 2019-02-15 |
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