TWI686872B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包括一基底、井區、一第一摻雜區、一第二摻雜區、一汲極區、一源極區以及一閘極區。基底具有一第一導電型。井區設置於基底之中，並具有一第二導電型。第一摻雜區設置於井區之中，並具有第一導電型。第二摻雜區設置於井區之中，並具有第一導電型。第一摻雜區與第二摻雜區在空間上彼此分隔。汲極區設置於井區之中，並具有第二導電型。源極區設置於井區之中，並具有第二導電型。閘極區設置於井區之中，並位於源極區與汲極區之間。閘極區具有第一導電型並重疊第一摻雜區。

Description

半導體裝置及其製造方法

本發明係有關於一種半導體裝置，特別是有關於一種接面場效電晶體(Junction Field Effect Transistor；JFET)的半導體裝置。

為了提高接面場效電晶體的驅動電流，習知的作法係調整閘極的深度。當閘極的深度愈低時，接面場效電晶體可提供較大的驅動電流。然而，習知的作法卻增加了接面場效電晶體的通道截止電壓(Pinch off voltage)。

本發明提供一種半導體裝置，包括一基底、井區、一第一摻雜區、一第二摻雜區、一汲極區、一源極區以及一閘極區。基底具有一第一導電型。井區設置於基底之中，並具有一第二導電型。第一摻雜區設置於井區之中，並具有第一導電型。第二摻雜區設置於井區之中，並具有第一導電型。第一摻雜區與第二摻雜區在空間上彼此分隔。汲極區設置於井區之中，並具有第二導電型。源極區設置於井區之中，並具有第二導電型。閘極區設置於井區之中，並位於源極區與汲極區之間。閘極區具有第一導電型並重疊第一摻雜區。

本發明另提供一種半導體裝置的製造方法，包括 提供一基底；於基底之中形成一井區；於井區之中形成一第一摻雜區；於井區之中形成一第二摻雜區；於井區之中形成一汲極區；於井區之中形成一源極區；於井區之中形成一閘極區。基底、第一摻雜區、第二摻雜區及閘極區具有一第一導電型。第一井區、汲極區及源極區具有一第二導電型。第一摻雜區與第二摻雜區在空間上彼此分隔。閘極區位於源極區及汲極區之間，並重疊第一摻雜區。

100‧‧‧半導體裝置

102‧‧‧基底

104、128‧‧‧井區

106、108‧‧‧摻雜區

110‧‧‧汲極區

112‧‧‧閘極區

114‧‧‧源極區

116‧‧‧內層介電層

118、120、122、126‧‧‧內連結構

124‧‧‧基體區

200‧‧‧區域

D1、D2‧‧‧方向

DH1、DH2‧‧‧深度

第1圖為本發明之半導體裝置的一可能剖面示意圖。

第2圖為本發明之摻雜區的一可能俯視圖。

第3圖為本發明之半導體裝置的另一可能剖面示意圖。

第4圖為本發明之半導體裝置的另一可能剖面示意圖。

第5~7圖顯示第1圖所示之半導體裝置的製造方法。

第8圖顯示第3圖所示之半導體裝置的製造方法。

第9A及9B圖顯示第3圖所示之半導體裝置的另一製造方法。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之半導體裝置的一可能剖面示意圖。如圖所示，半導體裝置100包括一基底102、一井區10、摻雜區106及108、一汲極區110、一閘極區112及一源極區114。基底102具有一第一導電型。在一可能實施例中，基底102係為矽基底或絕緣層上覆矽(silicon on insulator；SOI)基底、或其它適當的半導體基底。

井區104設置於基底102之中，並具有一第二導電型。在本實施例中，第二導電型相反於第一導電型。在一可能實施例中，當第一導電型為P型時，第二導電型為N型。在另一可能實施例中，當第一導電型為N型時，第二導電型為P型。

摻雜區106設置於井區104之中，並具有第一導電型。摻雜區108設置於井區104之中，並具有第一導電型。摻雜區106與108在空間上彼此分隔(spaced apart)。在本實施例中，摻雜區106為電性浮接(floating)，而摻雜區108接收一接地電壓(ground)。稍後將說明摻雜區108如何接收一接地電壓。

本發明並不限定摻雜區106及108的摻雜濃度。在一可能實施例中，根據減少表面電場(RESURF)技術，摻雜區106及108的摻雜濃度亦可選擇性地予以特別設定以改善表面電場。在一些實施例中，摻雜區106及108的摻雜濃度高於基底102的摻雜濃度。

汲極區110設置於井區104之中，並具有第二導電型。在一可能實施例中，汲極區110的摻雜濃度高於井區104的摻雜濃度。源極區114設置於井區104之中，並具有第二導電型。在一可能實施例中，源極區114的摻雜濃度高於井區104的摻雜 濃度。閘極區112設置於井區104之中，並位於源極區114與汲極區110之間。在本實施例中，閘極區112重疊摻雜區106並具有第一導電型。在一可能實施例中，閘極區112的摻雜濃度高於摻雜區106的摻雜濃度。

在本實施例中，汲極區110、閘極區112及源極區114構成一接面場效電晶體(JFET)。由於摻雜區106及108在空間上彼此分隔，故當摻雜區106電性浮接並且摻雜區108接收一接地電壓時，能有效提升JFET的空乏能力及驅動電流，並降低JFET的通道截止電壓。

在一可能實施例中，半導體裝置100更包括一內層介電層(interlayer dielectric；ILD)116以及內連結構118、120及122。內連結構118電性連接汲極區110，用以作為一汲極電極。在一可能實施例中，汲極電極用以接收一汲極電壓(未顯示)。內連結構120電性連接閘極區112，用以作為一閘極電極。閘極電極用以接收一閘極電壓(未顯示)。在一可能實施例中，閘極電壓係為一接地電壓。內連結構122電性連接源極區114，用以作為一源極電極。在一可能實施例中，源極電壓用以接收一源極電壓(未顯示)。

在一些實施例中，半導體裝置100更包括一基體區124。基體區124設置於基底102之中，並具有一第一導電型。在一可能實施例中，基體區124的摻雜濃度高於摻雜區106的摻雜濃度。在其它實施例中，基體區124的摻雜濃度相似閘極區112的摻雜濃度。

在本實施例中，內層介電層116更具有一內連結構126。內連結構126電性連接基體區124，用以作為一基體電極。基體電極用以接收一基體電壓(未顯示)。在一可能實施例中，基體電壓係為一接地電壓。在其它實施例中，內連結構120(或稱閘極電極)也接收一接地電壓。在此例中，一內連結構(未顯示)電性連接內連結構120(或稱閘極電極)及內連結構126(或稱基極電極)。

在本實施例中，摻雜區106及108係為環形結構。第2圖為摻雜區106及108的一可能俯視圖。如圖所示，摻雜區108圍繞摻雜區106。在區域200中，摻雜區108往方向D1延伸。在區域202中，摻雜區108往方向D2延伸。本發明並不限定方向D1與D2之間的角度。在第2圖中，方向D1與D2之間的角度為180度。

第1圖所示的摻雜區106及108為第2圖之半導體結構沿著虛線AA’部分的剖面圖。另外，第3圖所示的摻雜區106及108為第2圖之半導體結構沿著虛線BB’部分的剖面圖。如第3圖所示，摻雜區108延伸進入基底102。由於摻雜區108接觸基底102，故當基體區124透過內連結構126接收一接地電壓時，摻雜區108的電壓約等於接地電壓。當內連結構120及126接收一接地電壓並且摻雜區106為電性浮接時，可增加汲極區110、閘極區112及源極區114所構成的JFET的空乏能力及驅動電流，並降低JFET的截止電壓。另外，由於摻雜區106為電性浮接，故可改善摻雜區106的表面電場。在本實施例中，源極區114重疊摻雜區108。

第4圖為第2圖之半導體結構沿著虛線BB’部分的 另一可能剖面圖。第4圖相似第3圖，不同之處在於，第4圖的半導體裝置100更包括一井區128。井區128設置於基底102之中，並具有第一導電型。在本實施例中，井區128設置在井區104的外側並接觸井區104，但並非用以限制本發明。在其它實施例中，井區128與井區104在空間上彼此分隔。

本發明並不限定井區128的摻雜濃度。在一可能實施例中，井區128的摻雜濃度高於基底102的摻雜濃度，並低於基體區124的摻雜濃度。在本實施例中，摻雜區108從井區104延伸進入井區128。由於摻雜區108接觸井區128，故當基體區124透過內連結構126接收一接地電壓時，摻雜區108的電壓約等於接地電壓。

第5圖至第7圖顯示第1圖所示之半導體裝置100的製造方法。請參考第5圖，提供一基底102，例如矽基底或絕緣層上覆矽(silicon on insulator，SOI)基底或其它適當的半導體基底，其具有一第一導電型。接著，藉由摻雜製程(例如，離子佈值)及熱擴散等製程，在基底102的一既定區域內形成一井區104。在本實施例中，井區104具有不同於第一導電型的一第二導電型。第一導電型相反於第二導電型。

請參考第6圖，藉由摻雜製程(例如，離子佈值)及熱擴散等製程，在井區104內形成摻雜區106及108。在一可能實施例中，摻雜區106及108為環形結構。摻雜區106及108在空間上彼此分隔。在本實施例中，摻雜區106及108具有第一導電型。在一可能實施例中，摻雜區106及108的摻雜濃度高於基底102的摻雜濃度。

請參考第7圖，藉由摻雜製程(例如，離子佈值)及熱擴散等製程，形成一汲極區110、一閘極區112、一源極區114以及一基體區124。在本實施例中，汲極區110、閘極區112與源極區114形成於井區104中，基體區124形成於基底102之中。閘極區112位於源極區114及汲極區110之間，並重疊摻雜區106。源極區114位於閘極區112與基體區124之間。汲極區110與源極區114具有第二導電型。閘極區112與基體區124具有第一導電型。在一可能實施例中，汲極區110及源極區114的摻雜濃度高於井區104的摻雜濃度。另外，閘極區112及基體區124的摻雜濃度高於摻雜區106及108的摻雜濃度。在本實施例中，汲極區110、閘極區112、源極區114及基體區124構成一JFET。

請參考第1圖，可透過習知金屬化製程，在井區104上形成一內層介電層(ILD)116及位於其中的複數個內連結構118、120、122及126。內連結構118電性連接於汲極區110，以作為一汲極電極。內連結構120電性連接於閘極區112，以作為一閘極電極。內連結構122電性連接於源極區114，以作為一源極電極。內連結構126電性連接於基體區124，以作為一基體電極。如此一來，便完成半導體裝置100的製作。

第8圖為第2圖的區域200的摻雜區108的製造方法。由於第8圖的基底102及井區104的形成方式已介紹如上，故不再贅述。依序藉由摻雜製程及熱擴散等製程，在井區104中形成摻雜區106及108。如圖所示，摻雜區108往方向D1延伸進入基底102。

在一可能實施例中，利用摻雜製程、熱擴散製程以及金屬化製程，可在第8圖形成一汲極區、一閘極區、一源極區、一基體區、一內層介電層及複數內連結構。由於汲極區、閘極區、源極區以及基體區的形成方式以及特性已敍述如上，故不再贅述。在本實施例中，源極區(如第7圖的114)重疊摻雜區108。

另外，內層介電層及內連結構也已敍述如上，故不再贅述。在本實施例中，由於摻雜區108接觸基底102，故當基底102透過一基體區(如第7圖的124)耦接一接地電壓時，摻雜區108的電壓約等於接地電壓。在此例中，摻雜區106為電性浮接。在其它實施例中，閘極區與基體區電性連接在一起，並接收一接地電壓。

第9A及9B圖為第2圖的區域200的摻雜區108的另一製造方法。請參考第9A圖，藉由摻雜製程及熱擴散製程，在基底102內形成井區104以及128。在本實施例中，井區104具有第二導電型，井區128具有第一導電型。井區128位於井區104的外側。井區128可能直接連接井區104，或是與井區104在空間上彼此分隔。在一可能實施例中，井區128的摻雜濃度低於基底102的摻雜濃度。在本實施例中，井區104的深度DH1大於井區128的深度DH2，但並非用以限制本發明。由於第9A圖的基底102的形成方式已敍述如上，故不再贅述。

請參考第9B圖，藉由摻雜製程及熱擴散製程，在井區104內形成摻雜區106及108。在本實施例中，摻雜區108往方向D1延伸進入井區128。接著，利用摻雜製程、熱擴散製程以及金屬化製程，可在第9B圖形成一汲極區、一閘極區、一源 極區、一基體區、一內層介電層及複數內連結構。在其它實施例中，閘極區與基體區電性連接在一起，並接收一接地電壓。在此例中，摻雜區106電性浮接。

由於汲極區、閘極區、源極區以及基體區的形成方式以及特性已敍述如上，故不再贅述。在本實施例中，源極區(如第7圖的114)將重疊摻雜區108。另外，內層介電層及內連結構也已敍述如上，故不再贅述。

當摻雜區108的電壓約略等於一接地電壓，並且摻雜區106為電壓浮接時，JFET的空乏能力及驅動電流皆可增加，同時，降低JFET的截止電壓。因此，大幅提高JFET的效能。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

102‧‧‧基底

104‧‧‧井區

106、108‧‧‧摻雜區

110‧‧‧汲極區

112‧‧‧閘極區

114‧‧‧源極區

116‧‧‧內層介電層

118、120、122、126‧‧‧內連結構

124‧‧‧基體區

Claims (18)

1. 一種半導體裝置，包括：一基底，具有一第一導電型；一第一井區，設置於該基底之中，並具有一第二導電型；一第一摻雜區，設置於該第一井區之中，並具有該第一導電型；一第二摻雜區，設置於該第一井區之中，並具有該第一導電型，其中該第一摻雜區與該第二摻雜區在空間上彼此分隔；一汲極區，設置於該第一井區之中，並具有該第二導電型；一源極區，設置於該第一井區之中，並具有該第二導電型；以及一閘極區，設置於該第一井區之中，並位於該源極區與該汲極區之間，其中該閘極區具有該第一導電型並重疊該第一摻雜區，其中該第一摻雜區為電性浮接，該第二摻雜區接收一接地電壓。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為P型，該第二導電型為N型。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為N型，該第二導電型為P型。
4. 如申請專利範圍第1項所述之半導體裝置，更包括：一基體區，具有該第一導電型，並形成於一第二井區中，其中該第二井區設置於該第一井區的外側。
5. 如申請專利範圍第4項所述之半導體裝置，其中該第二摻雜區延伸進入該第二井區。
6. 如申請專利範圍第5項所述之半導體裝置，更包括：一內連結構，用以電性連接該閘極區及該基體區。
7. 如申請專利範圍第1項所述之半導體裝置，其中該第二摻雜區延伸進入該基底。
8. 如申請專利範圍第1項所述之半導體裝置，其中該源極區重疊該第二摻雜區。
9. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區及該第二摻雜區為環形結構。
10. 一種半導體裝置的製造方法，包括：提供一基底，其具有一第一導電型；於該基底之中形成一第一井區，該第一井具有一第二導電型；於該第一井區之中形成一第一摻雜區，該第一摻雜區具有該第一導電型；於該第一井區之中形成一第二摻雜區，該第二摻雜區具有該第一導電型，其中該第一摻雜區與該第二摻雜區在空間上彼此分隔；於該第一井區之中形成一汲極區，該汲極區具有該第二導電型；於該第一井區之中形成一源極區，該源極區具有該第二導電型；於該第一井區之中形成一閘極區，該閘極區位於該源極區及該汲極區之間，並具有該第一導電型，其中該閘極區重疊該第一摻雜區； 電性浮接該第一摻雜區；以及提供一接地電壓予該第二摻雜區。
11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該第一導電型為P型，該第二導電型為N型。
12. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該第一導電型為N型，該第二導電型為P型。
13. 如申請專利範圍第10項所述之半導體裝置的製造方法，更包括：於該基底中形成一第二井區，該第二井區具有該第一導電型，並位於該第一井區外側；以及於該第二井區中形成一基體區，該基體區具有該第一導電型。
14. 如申請專利範圍第13項所述之半導體裝置的製造方法，更包括：延伸該第二摻雜區進入該第二井區。
15. 如申請專利範圍第14項所述之半導體裝置的製造方法，更包括：電性連接該閘極區及該基體區。
16. 如申請專利範圍第10項所述之半導體裝置的製造方法，更包括：延伸該第二摻雜區進入該基底。
17. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該源極區重疊該第二摻雜區。
18. 如申請專利範圍第10項所述之半導體裝置的製造方法，其 中該第一摻雜區及該第二摻雜區為環形結構。

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