CN102593171A - 射频横向扩散p型mos管及其制造方法 - Google Patents

射频横向扩散p型mos管及其制造方法 Download PDF

Info

Publication number
CN102593171A
CN102593171A CN2011100079880A CN201110007988A CN102593171A CN 102593171 A CN102593171 A CN 102593171A CN 2011100079880 A CN2011100079880 A CN 2011100079880A CN 201110007988 A CN201110007988 A CN 201110007988A CN 102593171 A CN102593171 A CN 102593171A
Authority
CN
China
Prior art keywords
oxide
oxide layer
drift region
radio frequency
shallow trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011100079880A
Other languages
English (en)
Other versions
CN102593171B (zh
Inventor
高怀
陈文兰
田婷
孙晓红
王晓彧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SUZHOU YINGNUOXUN TECHNOLOGY Co Ltd
Original Assignee
SUZHOU YINGNUOXUN TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SUZHOU YINGNUOXUN TECHNOLOGY Co Ltd filed Critical SUZHOU YINGNUOXUN TECHNOLOGY Co Ltd
Priority to CN201110007988.0A priority Critical patent/CN102593171B/zh
Publication of CN102593171A publication Critical patent/CN102593171A/zh
Application granted granted Critical
Publication of CN102593171B publication Critical patent/CN102593171B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明实施例公开了一种射频横向扩散P型MOS管及其制造方法，所述射频横向扩散P型MOS管包括：衬底和外延层；所述外延层内形成有漂移区和分别与所述漂移区两侧连接的漏区和沟道；所述漂移区的表面外形成有覆盖所述漂移区的场氧化层；所述漂移区内的上部形成有沟槽隔离氧化层区，所述沟槽隔离氧化层区与所述场氧化层相连接。该射频横向扩散P型MOS管中通过在漂移区中设置的绝缘的沟槽隔离氧化层区，可以使漂移区的有效长度增加沟槽隔离氧化层区厚度的两倍左右，因此可以有效的提高射频横向扩散P型MOS管的击穿电压，使其具有较高的工作寿命和较大的应用范围。

Description

射频横向扩散P型MOS管及其制造方法
技术领域：
本发明涉及半导体器件制造技术领域，尤其涉及一种射频横向扩散P型MOS管及其制造方法。
背景技术：
由于具有高功率增益、高效率以及低成本等优点，射频横向扩散P型MOS管(金属氧化物半导体场效应管)被广泛应用于移动通信基站、雷达、导航等领域。为了增加射频横向扩散P型MOS管的击穿电压，通常在该类器件外延层中靠近漏区位置设置轻掺杂漂移区，由于轻掺杂漂移区的存在，导致该类器件具有较高的导通电阻。
为了进一步提高射频横向扩散P型MOS管的击穿电压，增大其输出功率，通常采用增加轻掺杂漂移区长度和降低轻掺杂漂移区的掺杂浓度，因此导致了该类器件导通电阻进一步增加，进而造成器件功耗增大、效率降低。为了同时兼顾射频横向扩散P型MOS管对高击穿电压和低导通电阻的性能要求，通常采用场极板技术来达到击穿电压和导通电阻之间的平衡。
如图1所示，为现有技术中射频横向扩散P型MOS管的结构示意图，包括：P型衬底10；形成于衬底10上的N型外延层11；形成于外延层11内的N型下沉区(sinker区)12；形成于外延层11内的P型轻掺杂漂移区14；形成于外延层11内、且位于漂移区14两端的P型漏区15和N型沟道13；形成于外延层11内、且位于与N型沟道13相邻的P型源区16；形成于N型沟道13表面的栅氧层171；形成于栅氧层171表面的多晶硅层17；形成于多晶硅层17以及漂移区14表面的氧化层172；形成于P型漏15上的金属电极(漏极)19。同时，为了进一步改善漂移区14内部的电场分布，降低漂移区14与N型沟道13之间PN结处的电场峰值，增加该器件的击穿电压，在场氧化层172的表面还形成有金属场极板18。
然而上述现有技术中，采用场极板技术的射频横向扩散P型MOS管的击穿电压得到了提高，但提高程度有限，仍然无法满足一些特定应用场景中对其耐压能力的要求，限制了射频横向扩散P型MOS管的工作寿命和应用范围。
发明内容
为解决上述技术问题，本发明的目的在于提供一种射频横向扩散P型MOS管，以在现有技术的基础上进一步的提高射频横向扩散P型MOS管的击穿电压，通过提高其耐压能力，实现提高其工作寿命，并扩大其应用范围。
为此，本发明实施例提供了如下技术方案：
一种射频横向扩散P型MOS管，包括：
衬底和外延层；
所述外延层内形成有漂移区和分别与所述漂移区两侧连接的漏区和沟道；
所述漂移区的表面形成有覆盖所述漂移区的场氧化层；
所述漂移区内的上部形成有沟槽隔离氧化层区，所述沟槽隔离氧化层区与所述场氧化层相连接。
本发明实施例还提供了一种射频横向扩散P型MOS管制造方法，包括：
提供基底，所述基底包括衬底和外延层；
在所述外延层内依次形成沟道和漂移区，并进行高温扩散；
在所述漂移区中刻蚀形成浅沟槽；
在所述浅沟槽中淀积氧化物形成沟槽隔离氧化层区；
在所述沟道表面形成多晶硅栅区，并在外延层内形成源区和漏区；
在器件表面依次形成场氧化层、金属场极板和漏电极。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例所提供的射频横向扩散P型MOS管及其制造方法中，通过在漂移区中设置的绝缘的浅沟槽隔离氧化层区，可以使漂移区的有效长度增加浅沟槽隔离氧化层区厚度的两倍左右，因此可以有效的提高射频横向扩散P型MOS管的击穿电压，因此可知，本实施例中的射频横向扩散P型MOS管具有较高的耐压能力，具有较高的工作寿命和较大的应用范围。
此外，该器件的漂移区中形成了多个电场峰值，能够降低漂移区靠近沟道一端的电荷聚集程度，使漂移区的电场分布更加的平坦，因此可以提高漂移区掺杂浓度，降低其导通电阻，从而降低器件的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的射频横向扩散P型MOS管的结构示意图；
图2为实施例一提供的射频横向扩散P型MOS管的结构示意图；
图3为实施例一提供的为本实施例和现有技术的射频横向扩散P型MOS管的击穿电压比较示意图；
图4为实施例二提供的射频横向扩散P型MOS管制造方法流程示意图；
图5～图8为实施例二提供的射频横向扩散P型MOS管制造过程示意图。
具体实施方式
正如背景技术部分所述，现有采用场极板技术的射频横向扩散P型MOS管耐压能力有限，无法满足一些特定应用场景中的需求，限制了射频横向扩散P型MOS管的工作寿命和应用范围。
基于上述研究的基础上，本发明实施例提供了一种射频横向扩散P型MOS管，包括：衬底和外延层；所述外延层内形成有漂移区和分别与所述漂移区两侧连接的漏区和沟道；所述漂移区的表面外形成有覆盖所述漂移区的场氧化层；所述漂移区内的上部形成有沟槽隔离氧化层区，所述沟槽隔离氧化层区与所述场氧化层相连接。
此外，本发明实施例还提供了一种射频横向扩散P型MOS管制造方法，包括：
提供基底，所述基底包括衬底和外延层；在所述外延层内依次形成沟道和漂移区，并进行高温扩散；在所述漂移区中刻蚀形成浅沟槽；在所述浅沟槽隔离中淀积氧化物形成沟槽隔离氧化层区；在所述沟道表面形成栅区，并在外延层内形成源区和漏区；在器件表面依次形成场氧化层、金属场极板和和漏电极。
本发明实施例所提供的技术方案，所述射频横向扩散P型MOS管的击穿电压较现有技术的击穿电压增加了十分之一以上，因此可知，本实施例中的射频横向扩散P型MOS管具有较高的耐压能力，具有较高的工作寿命和较大的应用范围。
以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
实施例一：
本实施例提供了一种射频横向扩散P型MOS管，如图2所示，为其一种结构示意图，该器件包括：
衬底20和外延层21；其中，所述衬底可以为重掺杂N型衬底，浓度可以为1×1019cm-3，厚度可以为4μm。所述外延层21为N型外延层，形成于所述衬底20上，其晶向为<100>，掺杂浓度可以为1×1014cm-3，厚度可以为4μm。
所述外延层21内形成有漂移区24和分别与所述漂移24区两侧连接的漏区25和沟道23；所述漂移区24为P型漂移区，通过在外延层21注入杂质硼形成，其掺杂浓度可以为2×1017cm-3。所述沟道23可以为N型渐变沟道，通过在外延层21注入杂质磷形成，掺杂浓度可以为1×1016cm-3。所述漏区25通过在外延层21注入杂质硼形成，其掺杂浓度可以为1×1020cm-3。
所述漂移区24的表面外形成有覆盖所述漂移区的场氧化层273；所述场氧化层273的厚度可以为0.13μm。
所述漂移区24内的上部形成有沟槽隔离氧化层区241，所述沟槽隔离氧化层区241与所述场氧化层273相连接。沟槽隔离氧化层区241形成于漂移区24和场氧化层围成的空间内，漏区25与沟槽隔离氧化层区241存在一定的间隔距离，互相不连接；所述沟道23也与沟槽隔离氧化层区241存在一定的间隔距离，互相不连接。
上述射频横向扩散P型MOS管中，通过在漂移区中设置的绝缘的浅槽隔离氧化层区，可以使漂移区的有效长度增加沟槽隔离氧化层区厚度的两倍左右，因此可以有效的提高射频横向扩散P型MOS管的击穿电压。同时，在漂移区中形成了多个电场峰值，能够降低漂移区靠近沟道一端的电荷聚集程度，使漂移区的电场分布更加的平坦，因此可以提高漂移区掺杂浓度，降低其导通电阻，从而降低器件的功耗。
为了进一步的提高射频横向扩散P型MOS管漂移区的有效长度，上述方案中，所述沟槽隔离氧化层区可以为阶梯状结构，参见图2所示，所述沟槽隔离氧化层区241具体可以包括第一氧化层区241a和第二氧化层区241b；
所述第一氧化层区241a与所述场氧化层273相连接；
所述第二氧化层区241b位于所述第一氧化层区241a下方的中部区域，且第二氧化层区241b的范围小于第一氧化层区241a，第一氧化层区241a和第二氧化层区241b的边缘呈阶梯状。
上述第一氧化层区241a和第二氧化层区241b的厚度相同，在0.14μm～0.16μm之间，以较佳的0.15μm为例，该结构可以使漂移区的有效长度增加0.30μm。
所述第一氧化层区241a和第二氧化层区241b可以形成于漂移区24中的浅沟槽中，所述浅沟槽通过STI(Shallow Trench Isolation，浅沟槽隔离)工艺形成，相比于传统的LOCOS工艺，STI工艺能够避免产生鸟嘴效应，使漂移区的电场分布更加的平坦。
当然，为了进一步的提高射频横向扩散P型MOS管漂移区的有效长度，上述沟槽隔离氧化层区还可以包括多于两层浅沟槽的结构，其实现方式可以与两层浅沟槽相互参见，不再赘述。
如图2所示的射频横向扩散P型MOS管中，还包括形成于外延层21内的N型下沉区(sinker区)22，通过在外延层21注入杂质磷形成，其掺杂浓度可以为5×1019cm-3。所述沟道23表面上依次包括栅氧化层271，多晶硅栅27、场氧化层272和金属场极板28。所述栅氧化层271的厚度可以为0.02μm；所述多晶硅栅27的厚度可以为0.2μm，其中可以注入有浓度为5×1019cm-3的杂质硼；所述场氧化层272覆盖在所述多晶硅栅27的两侧和表面，场氧化层272的厚度可以为0.13μm；所述金属场极板28的材质可以为铝，覆盖在N型下沉区22、源区26、场氧化层272的表面，金属场极板28和漏电极29可以通过刻蚀铝层形成，漏电极29覆盖在漏区25的表面。图2中所示25和26分别为漏区和源区，通过在外延层21注入杂质硼形成，其掺杂浓度可以为1×1020cm-3。
如图3所示，为本实施例和现有技术提供的射频横向扩散P型MOS管的击穿电压比较示意图，其中栅极、源极和衬底电压均等于GND(0V)，漏极电压VDS从0V开始逐渐增加。由图3可知，本实施例提供的射频横向扩散P型MOS管的击穿电压较现有技术的击穿电压增加了十分之一以上，因此可知，本实施例中的射频横向扩散P型MOS管具有较高的耐压能力，具有较高的工作寿命和较大的应用范围。
实施例二：
相应于实施例一提供的射频横向扩散P型MOS管，本实施例提供了该MOS管的一种制造方法，如图4所示，包括以下步骤：
步骤S401，提供基底，所述基底包括衬底和外延层；
步骤S402，在所述外延层内依次形成沟道和漂移区，并进行高温扩散；
步骤S403，在所述漂移区中刻蚀形成浅沟槽；
步骤S404，在所述浅沟槽隔离中淀积氧化物形成沟槽隔离氧化层区；
步骤S405，在所述沟道表面形成多晶硅栅区，并在外延层内形成源区和漏区；
步骤S406，在器件表面依次形成场氧化层、金属场极板和漏电极。
结合实施例一中所述可知，上述浅沟槽可以包括多层次的阶梯结构，下面以两层浅沟槽结构为例进行详细的说明，其具体的工艺流程如下：
(1)：制备重掺杂N型衬底，掺杂浓度为1×1019cm-3，厚度为4μm。
(2)：在N型衬底上生长N型外延层，晶向<100>，掺杂浓度为1×1014cm-3，厚度为4μm。
(3)：在N型外延层内注入杂质磷(P)，形成N型下沉区(sinker区)，浓度为5×1019cm-3。
(4)：在N型外延层内注入杂质磷(P)，形成N型渐变沟道，掺杂浓度为1×1016cm-3至1×1018cm-3。
(5)：在N型外延层内注入杂质硼(B)，形成P型漂移区，掺杂浓度为2×1017cm-3。
(6)：进行N型渐变沟道与P型漂移区扩散，扩散温度1000℃，扩散时间100min(N2环境下)。
(7)：在P型漂移区内的上部用湿法刻蚀(HF刻蚀溶液)工艺进行两次刻蚀，分别形成第一层浅沟槽和第二层浅沟槽，所述第二层浅沟槽位于所述第一层浅沟槽下方的中部区域，且第二层浅沟槽的范围小于第一层浅沟槽，第一层浅沟槽和第二层浅沟槽的边缘呈阶梯状。第一层浅沟槽和第二层浅沟槽的厚度可以为0.14um～0.16um，较佳的可以为0.15μm。浅沟槽形成后，淀积氧化层，并刻蚀去除浅沟槽以外区域多余的氧化层，形成阶梯状的浅沟槽隔离氧化层。
(8)：采用干热氧化生长工艺形成栅氧化层，所述栅氧化层的厚度可以为0.02μm。
(9)：在器件表面淀积多晶硅，厚度0.2μm，并向多晶硅层注入杂质硼(B)，掺杂浓度可以为5×1019cm-3，刻蚀去除N型渐变沟道上面以及两侧部分以外多余的多晶硅层，形成多晶硅栅。
(10)：分别进行P型源漏注入，注入杂质硼(B)，掺杂浓度可以为1×1020cm-3。
(11)：采用湿热氧化生长工艺，在器件表面形成场氧化层，所述场氧化层与阶梯沟槽隔离氧化层相连接，并覆盖多晶硅栅的两侧和表面，其厚度可以为0.13μm。
(12)：刻蚀掉多晶硅栅上面及两侧以外多余的场氧化层，同时保留浅沟槽隔离氧化层表面的场氧化层。
(13)：在器件表面淀积金属铝(Al)，通过刻蚀去除N型下沉区、源区、场氧化层以及漏区以外的铝层，形成金属场极板及漏电极。
参见图5至图8所示，为所述射频横向扩散P型MOS管形成过程的示意图，其中图5为形成第一层浅沟槽后的器件结构示意图，图6为形成阶梯状的浅沟槽隔离氧化层后的器件结构示意图，图7为形成场氧化层后的器件结构示意图，图8为最终得到的射频横向扩散P型MOS管的结构示意图。上述图5至图8中，22为N型下沉区，23为N型渐变沟道，24为P型漂移区，241a为第一层浅沟槽，241b为第二层浅沟槽，25为漏区，26为源区，27为多晶硅栅，271为栅氧化层，272为多晶硅栅的两侧和表面的场氧化层，273为浅沟槽隔离氧化层表面的场氧化层，28为金属场极板，29为漏电极。
本实施例提供的射频横向扩散P型MOS管制造方法中，通过在漂移区中设置的绝缘的浅槽隔离氧化层区，可以使漂移区的有效长度增加沟槽隔离氧化层区厚度的两倍左右，因此可以有效的提高射频横向扩散P型MOS管的击穿电压。同时，在漂移区中形成了多个电场峰值，能够降低漂移区靠近沟道一端的电荷聚集程度，使漂移区的电场分布更加的平坦，因此可以提高漂移区掺杂浓度，降低其导通电阻，从而降低器件的功耗。此外，所述浅沟槽通过STI(Shallow Trench Isolation，浅沟槽隔离)工艺形成，相比于传统的LOCOS工艺，STI工艺能够避免产生鸟嘴效应，使漂移区的电场分布更加的平坦。
本发明提供的技术方案中，所述射频横向扩散P型MOS管的击穿电压较现有技术的击穿电压增加了十分之一以上，因此可知，本实施例中的射频横向扩散P型MOS管具有较高的耐压能力，具有较高的工作寿命和较大的应用范围。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种射频横向扩散P型MOS管，其特征在于，包括：
衬底和外延层；
所述外延层内形成有漂移区和分别与所述漂移区两侧连接的漏区和沟道；
所述漂移区的表面形成有覆盖所述漂移区的场氧化层；
所述漂移区内的上部形成有沟槽隔离氧化层区，所述沟槽隔离氧化层区与所述场氧化层相连接。
2.根据权利要求1所述的射频横向扩散P型MOS管，其特征在于：
所述沟槽隔离氧化层区包括第一氧化层区和第二氧化层区；
所述第一氧化层区与所述场氧化层相连接；
所述第二氧化层区位于所述第一氧化层区下方的中部区域，且第二氧化层区的范围小于第一氧化层区，第一氧化层区和第二氧化层区的边缘呈阶梯状。
3.根据权利要求1或2所述的射频横向扩散P型MOS管，其特征在于：
所述沟槽隔离氧化层区为在所述漂移区中形成的浅沟槽中淀积氧化层得到的沟槽隔离氧化层区。
4.根据权利要求2所述的射频横向扩散P型MOS管，其特征在于：
所述第一氧化层区和第二氧化层区的厚度均为0.14μm～0.16μm。
5.根据权利要求1所述的射频横向扩散P型MOS管，其特征在于：
所述沟道表面依次形成有栅氧化层、多晶硅栅、场氧化层和金属场极板。
6.一种射频横向扩散P型MOS管制造方法，其特征在于，包括：
提供基底，所述基底包括衬底和外延层；
在所述外延层内依次形成沟道和漂移区，并进行高温扩散；
在所述漂移区中刻蚀形成浅沟槽；
在所述浅沟槽中淀积氧化物形成沟槽隔离氧化层区；
在所述沟道表面形成多晶硅栅区，并在外延层内形成源区和漏区；
在器件表面依次形成场氧化层、金属场极板和漏电极。
7.根据权利要求6所述的射频横向扩散P型MOS管制造方法，其特征在于，在所述漂移区中刻蚀形成浅沟槽，包括：
采用湿法刻蚀工艺进行两次刻蚀，分别形成第一层浅沟槽和第二层浅沟槽；
所述第二层浅沟槽位于所述第一层浅沟槽下方的中部区域，且第二层浅沟槽的范围小于第一层浅沟槽，第一层浅沟槽和第二层浅沟槽的边缘呈阶梯状。
8.根据权利要求7所述的射频横向扩散P型MOS管制造方法，其特征在于：
所述第一层浅沟槽区和第二层浅沟槽的厚度均为0.14μm～0.16μm。
9.根据权利要求6所述的射频横向扩散P型MOS管制造方法，其特征在于：
采用湿热氧化工艺形成场氧化层，所述场氧化层和所述氧化层区相连接。
10.根据权利要求6所述的射频横向扩散P型MOS管制造方法，其特征在于：
在器件表面淀积金属铝并刻蚀，以形成金属场极板。
CN201110007988.0A 2011-01-14 2011-01-14 射频横向扩散p型mos管及其制造方法 Active CN102593171B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110007988.0A CN102593171B (zh) 2011-01-14 2011-01-14 射频横向扩散p型mos管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110007988.0A CN102593171B (zh) 2011-01-14 2011-01-14 射频横向扩散p型mos管及其制造方法

Publications (2)

Publication Number Publication Date
CN102593171A true CN102593171A (zh) 2012-07-18
CN102593171B CN102593171B (zh) 2014-09-17

Family

ID=46481594

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110007988.0A Active CN102593171B (zh) 2011-01-14 2011-01-14 射频横向扩散p型mos管及其制造方法

Country Status (1)

Country Link
CN (1) CN102593171B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863397A (zh) * 2023-01-19 2023-03-28 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261992A (zh) * 2008-04-11 2008-09-10 苏州硅能半导体科技股份有限公司 一种功率沟槽式mos场效应管及其制造方法
CN101728392A (zh) * 2008-10-22 2010-06-09 台湾积体电路制造股份有限公司 具有减少的导通电阻的高压器件
US20100163992A1 (en) * 2008-12-31 2010-07-01 Kim Mi-Young Semiconductor device and method for fabricating the same
CN201936885U (zh) * 2011-01-14 2011-08-17 苏州英诺迅科技有限公司 射频横向扩散p型mos管

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261992A (zh) * 2008-04-11 2008-09-10 苏州硅能半导体科技股份有限公司 一种功率沟槽式mos场效应管及其制造方法
CN101728392A (zh) * 2008-10-22 2010-06-09 台湾积体电路制造股份有限公司 具有减少的导通电阻的高压器件
US20100163992A1 (en) * 2008-12-31 2010-07-01 Kim Mi-Young Semiconductor device and method for fabricating the same
CN201936885U (zh) * 2011-01-14 2011-08-17 苏州英诺迅科技有限公司 射频横向扩散p型mos管

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863397A (zh) * 2023-01-19 2023-03-28 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115863397B (zh) * 2023-01-19 2023-04-21 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Also Published As

Publication number Publication date
CN102593171B (zh) 2014-09-17

Similar Documents

Publication Publication Date Title
CN102254946B (zh) 一种射频横向扩散n型mos管及其制造方法
CN100555635C (zh) 一种功率沟槽式mos场效应管及其制造方法
CN104134688B (zh) 制造双极晶体管的方法、双极晶体管和集成电路
CN102437180B (zh) 超高压锗硅hbt器件及其制造方法
CN203800057U (zh) 半导体器件
US9059281B2 (en) Dual L-shaped drift regions in an LDMOS device and method of making the same
CN101916729B (zh) 具有多层超结结构的绝缘体上硅ldmos器件制作方法
CN103258846A (zh) 双栅极横向mosfet
CN103247529A (zh) 一种沟槽场效应器件及其制作方法
CN101916780A (zh) 一种具有多层超结结构的ldmos器件
CN103632974A (zh) P型ldmos表面沟道器件提高面内均匀性的制造方法
CN103681779A (zh) 一种场效应晶体管结构及其制作方法
CN102751332A (zh) 耗尽型功率半导体器件及其制造方法
CN102054845B (zh) 基于soi的射频ldmos器件及对其进行注入的方法
CN103887338A (zh) 一种适用于深槽超结器件的结终端及其制备方法
CN102130176B (zh) 一种具有缓冲层的soi超结ldmos器件
CN201936885U (zh) 射频横向扩散p型mos管
CN104599974A (zh) 半导体结构及其形成方法
CN104576732A (zh) 一种寄生FinFET的横向双扩散半导体器件
CN102593171B (zh) 射频横向扩散p型mos管及其制造方法
CN102437193B (zh) Bcd工艺中的双向高压mos管及其制造方法
CN201918391U (zh) 一种射频横向扩散n型mos管
CN105826195A (zh) 一种超结功率器件及其制作方法
CN102738178B (zh) 一种基于自对准工艺的双多晶SOI SiGe HBT集成器件及制备方法
CN102723361B (zh) 一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant