KR20100136029A - 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법 - Google Patents

고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법 Download PDF

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Abstract

실시예에 따른 고전력 반도체 소자는 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역; 상기 액티브 영역의 반도체 기판 위에 형성된 게이트; 일측의 상기 소자분리영역으로부터 상기 게이트 밑까지 형성된 제1도전형 웰; 타측의 상기 소자분리영역으로부터 상기 게이트 밑까지 형성된 제2도전형 드리프트 영역; 및 상기 제1도전형 웰의 표면에 제1도전형 이온이 주입되어 형성된 이온주입층을 포함한다.
실시예에 의하면, 채널 영역의 전자 이동도를 향상시킬 수 있으므로, 고전력 반도체 소자의 소스 영역과 채널 영역의 동작 저항을 감소시킬 수 있고, 브레이크다운 전압 특성을 확보할 수 있다.
고전력 반도체 소자, LDMOS, DEMOS, Ge, 이온도핑, LV LDD, NDT

Description

고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법{High power semiconductor device and manufacturing method of high power semiconductor device}
실시예는 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법에 관한 것이다.
스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로 등의 분야에서 이용되는 반도체 소자 중 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Depletion type MOSFET)가 있으며, 특히 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 트랜지스터가 개발된 바 있다.
LDMOS(Lateral Double diffused Metal Oxide Semiconductor)는 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 수평형 전력소자이며, 다수 캐리어 소자로서 LV MOS(Low Voltage MOS), HV DEMOS(High Voltage Drain Extended MOS) 등으로 이루어진다.
DEMOS의 경우, 고전압 전류를 처리하기 위하여 게이트로부터 드레인 사이의 거리를 길게 하거나, 드레인 확장용 소자분리막을 형성하거나, 또는 드레인 측에 NDT(N-drift) 영역을 형성함으로써 항복 전압을 크게 한다.
드레인 확장용 소자분리막은 고전압 전류가 흐르는 채널 길이를 길게 하기 위하여 게이트 절연막의 일부가 확장된 것으로 볼 수 있으며, 소스에서 생성된 전류는 드레인 확장용 소자분리막의 표면을 거쳐 드레인으로 흐른다.
그러나, 게이트 전극으로부터 드레인 사이를 길게 형성하는 경우 소자 사이즈를 최소화할 수 없으며, 드레인 확장용 소자분리막을 형성하는 경우 동작 저항(on-resistance; Ron)이 증가되고, 브레이크 다운 현상이 발생될 수 있다.
또한, NDT 영역을 형성하는 경우 MOS 구조의 디자인 레이아웃(layout) 변경이 요구되고, 마스크 공정 및 이온주입 공정을 통하여 NDT 영역의 농도와 깊이, 길이 등을 컨트롤해야 하므로 최소 마진(margin)의 디자인 룰(design rule)을 충족시키기 위해서는 많은 어려움이 존재한다.
즉, NDT 영역을 통하여 브레이크다운 전압(BV; Breaddown Voltage)과 동작 저항 특성을 확보하는데 한계가 있다.
가령, 전압 인가 시 게이트 밑의 P 웰 표면에 생성되는 역전층(inversion layer)을 통하여 전류가 흐르며, 역전층의 전자 이동도(mobility)가 반도체 기판의 벌크(bulk) 영역보다 작으므로 LDMOS 소자의 주요 파라미터인 동작 저항이 증가되고 전류 구동 능력이 현저히 감소되는 문제점이 발생될 수 있다.
실시예는 채널 영역의 국부적인 전자 이동도를 향상시킴으로써 전압, 전류 특성이 향상될 수 있는 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 고전력 반도체 소자는 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역; 상기 액티브 영역의 반도체 기판 위에 형성된 게이트; 일측의 상기 소자분리영역으로부터 상기 게이트 밑까지 형성된 제1도전형 웰; 타측의 상기 소자분리영역으로부터 상기 게이트 밑까지 형성된 제2도전형 드리프트 영역; 및 상기 제1도전형 웰의 표면에 제1도전형 이온이 주입되어 형성된 이온주입층을 포함한다.
실시예에 따른 고전력 반도체 소자의 제조 방법은 반도체 기판에 다수의 소자분리영역이 형성되는 단계; 상기 반도체 기판의 액티브 영역의 일측에 제1도전형 웰이 형성되고, 상기 제1도전형 웰의 상측에 제1도전형 이온이 주입되어 이온주입층이 형성되는 단계; 상기 반도체 기판의 액티브 영역의 타측에 제2도전형 드리프트 영역이 형성되는 단계; 및 상기 제1도전형 웰 및 상기 제2도전형 드리프트 영역의 경계면을 포함하여 상기 반도체 기판의 일부 위에 게이트가 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 채널 영역의 전자 이동도를 향상시킬 수 있으므로, 고전력 반도체 소자의 소스 영역과 채널 영역의 동작 저항을 감소시킬 수 있고, 브레이크다운 전압 특성을 확보할 수 있다. 따라서, 고전력 반도체 소자의 전류 구동 능력을 안정적으로 유지할 수 있는 효과가 있다.
둘째, 추가적인 마스크 공정 없이 P웰 상에 Ge 이온층을 형성하므로, MOS 구조의 디자인 레이아웃(layout)에 유연성이 확보되고, NDT 영역의 농도와 깊이, 길이 등을 정교하게 컨트롤해야 하는 어려움을 배제할 수 있으며, 추가 비용없이 최소 마진(margin)의 디자인 룰(design rule)을 충족시킬 수 있는 효과가 있다.
첨부된 도면을 참조하여 실시예에 따른 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준 으로 설명한다.
도 1은 실시예에 따른 고전력 반도체 소자 중 이온주입층(130)이 형성된 후의 형태를 도시한 측단면도이다.
이하의 설명에서, 실시예에 따른 고전력 반도체 소자는 DEMOS 소자인 것으로 한다.
반도체 기판(100), 가령 웨이퍼 상태의 단결정 실리콘 기판에 액티브 영역을 정의하기 위한 다수의 소자분리영역(110)을 형성한다.
상기 소자분리영역(110)은 아이솔레이션(Isolation) 공정, 예를 들어 STI(Shallow Trench Isolation) 공정을 이용하여 상기 반도체 기판(100)의 필드 영역에 산화막과 같은 절연막으로 형성될 수 있다.
도면에 도시되지 않았으나, 상기 소자분리영역(110)이 형성된 후 문턱전압(VT)의 조절을 위한 이온주입, 펀치 스루(punch through)를 방지하기 위한 이온주입, 채널 스토퍼(channel stopper) 형성을 위한 이온주입을 추가로 진행할 수 있다.
이후, 액티브 영역의 일측을 개방시키는 제1 포토레지스트 패턴(200)을 형성하고, 제1 이온주입공정을 진행한다.
이때, 제1도전형 이온이 주입되어 제1도전형 웰(120)이 형성되는데, 상기 제1도전형 웰(120)은 고전압에 대항하여 역바이스(reverse bias) 인가 시의 펀치스루 브레이크다운(Punch-through breakdown) 현상이 발생되지 않도록 도핑 농도가 충분히 높도록 설계된다.
이어서, 상기 제1 포토레지스트 패턴(200)을 그대로 유지한 채 제2 이온주입공정을 진행한다.
이때, 상기 제1 이온주입공정 시의 이온 주입 에너지, 이온 주입량보다 작게 하여 제1도전형 이온이 주입됨으로써 상기 제1도전형 웰(120)의 상측에 이온주입층(130)이 형성된다. 예를 들어, 상기 이온주입층(130)은 Ge 이온을 이용하여 형성될 수 있다.
이후, 상기 제1 포토레지스트 패턴(200)이 제거되고, 상기 액티브 영역의 타측을 개방시키는 제2 포토레지스트 패턴(미도시)을 형성하고 제3 이온주입공정을 진행한다.
이때, 제2도전형 이온이 주입되어 제2도전형 드리프트(drift) 영역(140)이 형성된다. 상기 제2도전형 드리프트 영역(140)이 형성되면 상기 제2 포토레지스트 패턴은 제거된다.
이하, 설명의 편의를 위하여 상기 제1도전형 웰(120), 상기 이온주입층(130), 상기 제2도전형 드리프트 영역(140)은 각각 "P 웰", "Ge층", "NDT(N-type Drift) 영역"이라 지칭하기로 한다.
실시예에서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것으로 하였으나, 그 반대의 도전 타입일 수도 있다.
또한, 상기 제3 이온주입공정은 상기 제1 이온주입공정과 상기 제2 이온주입공정보다 먼저 진행될 수도 있다
즉, 상기 제2 포토레지스트 패턴에 의하여 상기 NDT 영역(140)이 먼저 형성 되고, 이후 상기 P 웰(120) 및 상기 Ge층(130)이 형성될 수도 있다.
도 2는 실시예에 따른 고전력 반도체 소자 중 LDD 영역(162, 164)이 형성된 후의 형태를 도시한 측단면도이다.
다음으로, 상기 반도체 기판(100) 위에 질화막 또는 산화막이 형성되고, 그 위로 폴리실리콘층이 적층되며, 상기 질화막 또는 산화막, 상기 폴리실리콘층을 패터닝하여 게이트절연막(152)과 게이트(154)를 형성한다.
상기 게이트절연막(152)과 상기 게이트(154)는 상기 P 웰(120)과 상기 NDT 영역(140)의 경계면을 포함하여 상기 P 웰(120)과 상기 NDT 영역(140)의 일부 위에 형성된다.
이때, 상기 게이트절연막(152)과 상기 게이트(154)는 상기 P 웰(120) 측으로 치우치게 형성되는데, 이는 고전력에 대한 대항성을 위하여 상기 게이트(154)와 이후 형성될 드레인 영역(164) 사이에 소정 거리를 확보하기 위함이다.
상기 게이트절연막(152)과 상기 게이트(154)가 형성되면, 상기 게이트(154)의 적어도 일부를 덮고 상기 게이트(154)에 인접된 상기 NDT 영역(140) 일부를 덮는 제3 포토레지스트 패턴(210)을 형성한다.
이후, 상기 게이트(154)와 상기 제3 포토레지스트 패턴(210)을 이온 주입 마스크로 이용하여 제4 이온주입공정을 진행한다.
상기 제4 이온주입공정에 의하여 상기 P 웰(120)과 상기 NDT 영역(140) 에 각각 LV-LDD(Low Voltage-Lightly Doped Drain) 영역(162, 164)이 형성된다.
즉, 상기 P 웰(120)의 LV-LDD 영역(162)(제1 LV-LDD 영역)은 상기 게이트(154)와 상기 일측 소자분리영역(110) 사이에 형성되고, 상기 NDT 영역(140)의 LV-LDD 영역(164)(제2 LV-LDD 영역)은 상기 타측 소자분리영역(110)과 상기 게이트(154)로부터 소정 거리 이격된 부분 사이에 형성된다.
이렇게 상기 NDT 영역(140)의 LV-LDD 영역(164)이 상기 게이트(154)로부터 이격되어 형성되는 것은 전술한 바와 같이, 고전력에 대한 대항성을 위하여 상기 게이트(154)와 이후 형성될 드레인 영역(164) 사이에 소정 거리를 확보하기 위함이다.
이후, 상기 제3 포토레지스트 패턴(210)은 제거된다.
도 3은 실시예에 따른 고전력 반도체 소자 중 소스 영역(182)과 드레인 영역(184)이 형성된 후의 형태를 도시한 측단면도이다.
상기 제3 포토레지스트 패턴(210)이 제거되면, 상기 게이트절연막(152)과 상기 게이트(152)의 양측면에 스페이서(170)를 형성한다.
도면에 도시되지 않았으나, 상기 스페이서(170)가 형성되기 전에 사이드월(sidewall)이 더 형성될 수도 있다.
상기 스페이서(170)가 형성되면, 상기 게이트(154) 및 상기 스페이서(170)의 적어도 일부를 덮고 상기 스페이서(170)에 인접된 상기 LV-LDD 영역(164) 일부를 덮는 제4 포토레지스트 패턴(미도시)을 형성한다.
이후, 상기 스페이서(170), 상기 게이트(154), 상기 제4 포토레지스트 패턴을 이온 주입 마스크로 이용하여 제5 이온주입공정을 진행한다.
상기 제5 이온주입공정에 의하여 상기 스페이서(170)와 상기 일측 소자분리 영역(110) 사이에 소스 영역(182)이 형성되고, 상기 타측 소자분리영역(110)과 상기 스페이서(170)로부터 소정 거리 이격된 부분 사이에 드레인 영역(184)이 형성된다.
이후, 상기 제4 포토레지스트 패턴은 제거된다.
따라서 이와 같은 공정에 의하면, 상기 P 웰(120)과 상기 NDT 영역(140)은 각각 양측의 상기 소자분리영역(110)으로부터 상기 게이트(154) 밑까지 형성되고, 상기 P 웰(120)의 LV-LDD 영역(162)은 상기 일측의 소자분리영역(110)으로부터 상기 게이트(154)까지 형성된다.
또한, 상기 NDT 영역(140)의 상기 LV-LDD 영역(164)은 상기 타측의 소자분리영역(110)으로부터 적어도 상기 스페이서(170)까지 형성된다.
또한, 상기 소스 영역(182)은 상기 일측의 소자분리영역(110)으로부터 적어도 상기 스페이서(170)까지 형성되어 상기 P 웰(120) 상의 상기 LV-LDD 영역(162) 일부를 노출시키고, 상기 드레인 영역(184)은 상기 타측의 소자분리영역(110)으로부터 상기 스페이서(170)로부터 이격되도록 형성되어 상기 NDT 영역(140)의 상기 LV-LDD 영역(164) 일부를 노출시킨다.
상기 Ge층(130)은 상기 일측의 소자분리영역(110)으로부터 상기 게이트(154)의 일부 밑, 즉 상기 P 웰(120)의 표면을 따라 형성된다.
이와 같은 공정을 통하여, 상기 Ge층(130)은 상기 P 웰(120) 상의 채널영역(상기 게이트(154)의 밑에 형성된 채널 영역)과 상기 소스 영역(162)에 형성되며, 채널 영역의 전자 이동도를 향상시킬 수 있다.
따라서, 디자인 룰의 변경없이 내압을 증가시킬 수 있고, 고전력 반도체 소자의 동작 저항을 감소시키며, 브레이크다운 전압 특성을 향상시킬 수 있다.
실시예에서는, DEMOS 소자에 상기 Ge층(130)이 적용된 경우를 설명하였으나, 웰 구조를 가지는 다른 구조의 LDMOS 소자에 상기 Ge층(130)이 적용될 수 있음은 물론이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 고전력 반도체 소자 중 이온주입층이 형성된 후의 형태를 도시한 측단면도.
도 2는 실시예에 따른 고전력 반도체 소자 중 LDD 영역이 형성된 후의 형태를 도시한 측단면도.
도 3은 실시예에 따른 고전력 반도체 소자 중 소스 영역과 드레인 영역이 형성된 후의 형태를 도시한 측단면도.

Claims (15)

  1. 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역;
    상기 액티브 영역의 반도체 기판 위에 형성된 게이트;
    일측의 상기 소자분리영역으로부터 상기 게이트 밑까지 형성된 제1도전형 웰;
    타측의 상기 소자분리영역으로부터 상기 게이트 밑까지 형성된 제2도전형 드리프트 영역; 및
    상기 제1도전형 웰의 표면에 제1도전형 이온이 주입되어 형성된 이온주입층을 포함하는 고전력 반도체 소자.
  2. 제1항에 있어서, 상기 이온주입층은
    Ge 이온을 포함하는 제1도전형 이온이 주입되어 형성된 것을 특징으로 하는 고전력 반도체 소자.
  3. 제1항에 있어서,
    상기 제1도전형 웰의 상측에 형성되고, 상기 일측의 소자분리영역으로부터 적어도 상기 게이트까지 형성된 제1 LV-LDD 영역;
    상기 제2도전형 드리프트 영역의 상측에 형성되고, 상기 타측의 소자분리영역으로부터 상기 게이트와 이격된 부분까지 형성된 제2 LV-LDD 영역;
    상기 제1도전형 웰의 상측에 형성되고, 상기 제1 LV-LDD 영역의 끝단이 노출되도록 상기 일측의 소자분리영역으로부터 상기 게이트와 이격된 부분까지 형성된 소스 영역; 및
    상기 제2도전형 드리프트 영역의 상측에 형성되고, 상기 제2 LV-LDD 영역의 끝단이 노출되도록 상기 타측의 소자분리영역으로부터 상기 게이트와 이격된 부분까지 형성된 드레인 영역을 포함하는 고전력 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 LV-LDD 영역은 상기 이온주입층보다 깊게 형성되고,
    상기 소스 영역은 상기 제1 LV-LDD 영역보다 깊게 형성되며,
    상기 드레인 영역은 상기 제2 LV-LDD 영역보다 깊게 형성된 것을 특징으로 하는 고전력 반도체 소자.
  5. 제1항에 있어서, 상기 소자분리영역, 상기 게이트, 상기 제1도전형 웰, 상기 제2도전형 드리프트 영역, 상기 이온주입층은
    LV MOS(Low Voltage MOS), HV DEMOS(High Voltage Drain Extended MOS) 중 적어도 하나를 포함하는 LDMOS(Lateral Double diffused Metal Oxide Semiconductor) 소자에 형성된 것을 특징으로 하는 고전력 반도체 소자.
  6. 제1항에 있어서, 상기 제1도전형 웰 및 상기 제2도전형 드리프트 영역은
    상기 게이트 밑의 상기 반도체 기판 상에서 접촉되거나 소정 거리 이격되는 것을 특징으로 하는 고전력 반도체 소자.
  7. 제1항에 있어서, 상기 게이트는
    상기 제1도전형 웰 및 상기 제2도전형 드리프트 영역 중 상기 제1도전형 웰측으로 치우치게 형성된 것을 특징으로 하는 고전력 반도체 소자.
  8. 반도체 기판에 다수의 소자분리영역이 형성되는 단계;
    상기 반도체 기판의 액티브 영역의 일측에 제1도전형 웰이 형성되고, 상기 제1도전형 웰의 상측에 제1도전형 이온이 주입되어 이온주입층이 형성되는 단계;
    상기 반도체 기판의 액티브 영역의 타측에 제2도전형 드리프트 영역이 형성되는 단계; 및
    상기 제1도전형 웰 및 상기 제2도전형 드리프트 영역의 경계면을 포함하여 상기 반도체 기판의 일부 위에 게이트가 형성되는 단계를 포함하는 고전력 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 제1도전형 웰 및 상기 이온주입층은
    하나의 포토레지스트 패턴을 이온주입 마스크로 이용하여 형성되고,
    상기 이온주입층은 상기 제1도전형 웰보다 작은 이온 주입 에너지, 이온 주입량 중 적어도 하나의 공정 조건을 충족하여 형성되는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 제2도전형 드리프트 영역은
    상기 제1도전형 웰 및 상기 이온주입층보다 먼저 혹은 늦게 형성되는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  11. 제8항에 있어서, 상기 이온주입층은
    Ge 이온을 포함하는 제1도전형 이온이 주입되어 형성된 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  12. 제8항에 있어서, 상기 게이트는
    상기 제1도전형 웰 및 상기 제2도전형 드리프트 영역의 경계면을 포함하여 형성됨에 있어서, 상기 제1도전형 웰 측으로 치우지게 형성되는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  13. 제8항에 있어서,
    상기 제1도전형 웰의 상측에, 그리고 상기 일측의 소자분리영역으로부터 적어도 상기 게이트까지 제1 LV-LDD 영역이 형성되고, 상기 제2도전형 드리프트 영역의 상측에, 그리고 상기 타측의 소자분리영역으로부터 상기 게이트와 이격된 부분까지 제2 LV-LDD 영역이 형성되는 단계; 및
    상기 제1도전형 웰의 상측에, 그리고 상기 제1 LV-LDD 영역의 끝단이 노출되도록 상기 일측의 소자분리영역으로부터 상기 게이트와 이격된 부분까지 소스 영역이 형성되고, 상기 제2도전형 드리프트 영역의 상측에, 그리고 상기 제2 LV-LDD 영역의 끝단이 노출되도록 상기 타측의 소자분리영역으로부터 상기 게이트와 이격된 부분까지 드레인 영역이 형성되는 단계를 포함하는 고전력 반도체 소자의 제조 방법.
  14. 제13항에 있어서, 상기 제1 LV-LDD 영역 및 상기 제2 LV-LDD 영역이 형성되는 단계는
    상기 게이트의 적어도 일부를 덮고, 상기 게이트에 인접된 상기 제2도전형 드리프트 영역의 일부를 덮는 제3 포토레지스트 패턴을 형성하는 단계;
    상기 게이트와 상기 제3 포토레지스트 패턴을 마스크로 하여 제4 이온주입공정을 처리하는 단계; 및
    상기 제3 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  15. 제13항에 있어서, 상기 소스 영역 및 상기 드레인 영역이 형성되는 단계는
    상기 게이트의 적어도 일부를 덮고, 상기 게이트에 인접된 상기 제2 LV-LDD 영역의 일부를 덮는 제4 포토레지스트 패턴을 형성하는 단계;
    상기 게이트 및 상기 제4 포토레지스트 패턴을 마스크로 하여 제5 이온주입 공정을 처리하는 단계; 및
    상기 제4 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
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