JPS59100621A - 電子スイツチ - Google Patents

電子スイツチ

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JPS59100621A
JPS59100621A JP58205698A JP20569883A JPS59100621A JP S59100621 A JPS59100621 A JP S59100621A JP 58205698 A JP58205698 A JP 58205698A JP 20569883 A JP20569883 A JP 20569883A JP S59100621 A JPS59100621 A JP S59100621A
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mosfet
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Siemens AG
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の関連する技術分野 本発明は、ＭＯ８ＦＥＴＣＭＯ３電界効果トランジスタ
】とバイポーラトランジスタとを備え、バイポーラトラ
ンジスタのコレクタ・エミッタ区間とＭＯＳＦＥＴのド
レイン・ソース区間とが直列に接続されている電子スイ
ッチに関する。
従来技術 ＭＯＳＦＥＴ　とバイポーラトランジスタとを備えた電
子スイッチは１例えば刊行物”　Ｅｌｅｋｔｒｏｎｉｋ
”、２３７１９８１　　、第９３〜９６頁に記載されて
いる。この回路は１例えば３００ｖ以上の高耐圧のＭＯ
ＳＦＥＴが比較的高いオン抵抗Ｒ８ｎを有することを考
慮している。バイポーラトランジスタとＭＯＳＦＥＴ　
との組合せは、僅かのオン抵抗を有する低耐圧のＭＯ８
Ｆ’ＥＴ　と、相応せる高耐圧のＭＯＳＦＥＴ　よりも
低いオン抵抗を有する高耐圧バイポーラトランジスタと
を使用することを可能にする。上述の直列回路の欠点は
、バイポーラトランジスタの過制御を防止するために、
バイポーラトランジスタに対して特別な直流電圧源か、
または動的に変成器を介して充電されるコンデンサ（こ
のコンデンサの容量はスイッチのスイッチング周波数に
合わせて選定されなければならない）が必要であるとい
うところにある。
その動作がスイッチング周波数に依存せずかつバイポー
ラトランジスタのための特別な直流電圧源が必要でない
ように改善することにある。
この目的は、本発明によれば、次のようにすることによ
って達成される。すなわち、 ａ）バイポーラトランジスタとＭＯＳＦＥＴ　との直列
回路に別のＭＯＳＦＥＴ　と閾値素子との直列回路が並
列接続され。
ｂ）その閾値素子はバイポーラトランジスタのベースと
このバイポーラトランジスタに接続されていないほうの
ＭＯ８ＦＥＴ端子との間にあり、 Ｃ）両ＭＯ８ＦＥＴのゲートに制御信号が導かれる ようにする。
発明の実施例 以下１図面を参照しながら、本発明を実施例に第１図に
よるスイッチは高耐圧のバイポーラトランジスタ１と比
較的耐圧の低いＭＯＳＦＥＴ２　との直列回路を有する
。この直列回路は負荷５を介して供給電圧■ＪＢにつな
がっている。バイポーラトランジスタとＭＯＳＦＥＴ　
とからなる上述の直列両路には、別のＭＯ３Ｆ’ＦＩ：
Ｔａ　　と閾値素子４とからなる直列回路が並列接続さ
れている。ツェナーダイオード、またはダイオード、ま
たは直列接続ダイオード群からなる閾値素子４は、バイ
ポーラトランジスタ１のベースとＭＯＳＦＥＴ２　の端
子のうちバイポーラトランジスタ１と接続されていない
ほうの端子（この場合にはソース端子）との間に接続さ
れている。別のλｆｆ０３Ｆ’ＥＴ３　は供給電圧Ｕｎ
に対して設計され、したがって高耐圧である。
両ＭＯ８ＦＥＴ２．３のゲートは制御電圧ｕ１が印加さ
れる入力端子に接続されている。
動作説明のために、制御電圧が入力されておらず、した
がって電子スイッチは阻止状態にあるものとする。その
際、バイポーラトランジスタ１とＭＯＳＦＥＴ２　　と
の直列回路の出力端には供給電圧ＵＢに相当する電圧ｕ
３が生じている。制御電圧Ｕ、の印加時にはＭＯ８Ｆ’
ＥＥＴ２および３が導通卸卿される。この制御はＭＯＳ
ＦＥＴ　における誘電損失を除いて無電力である。この
際、ＭＯＳＦＥＴ３を通して電流ｉ、が流れるのに対し
て、ＭＯＳＦＥＴ２は最初は無電流のままである。なぜ
ならばバイポーラトランジスタ】がまだ阻止状態にある
からである。しかし、トランジスタ１のエミッタ電位が
零に向かう。それにより、電流ｉ、の少なくとも一部が
ベース電流としてバイポーラトランジスタ１へ流入し、
このトランジスタ１をオンする。閾値素子４の閾値電圧
がバイポーラトランジスタ１のベース・エミッタ間抵抗
とＭＯ８Ｆ’ＥＴ２　　のドレイン・ソース間抵抗との
相よりも高い場合には、閾値素子４を通る電流は全くな
い。負荷電流は今やほとんど完全に電流１２としてバイ
ポーラトランジスタ１およびＭＯ８Ｆ’ＥＴ２　を通し
て流れる。
ＭＯＳＦＥＴ　３　を通してはバイポーラトランジスタ
】のための制御電流のみが流れる。この電流は一般に僅
かであるため、比較的高抵抗のＭＯＳＦＥＴ３における
損失は無視できるほど僅かである。電子スイッチは入力
電圧Ｕ、が零になったとき阻止状態となる。
実施例２ 第１図に示した電子スイッチは、例えばモータ制御用変
換器において現われるようなフリーホイーリング動作を
有する誘導性負荷にも僅かの変形によって適用すること
ができる。かかるスイッチが第２図に示されている。こ
こでは負荷はインダクタンス要素６とフリーホイーリン
グダイオード７とからなる。かかる装置は例えば数十ｋ
）（ｚ　　の制御周波数で運転される。この場合に平均
負荷電流■が休止期間においてフリーホイーリングダイ
オード７を介して導かれる。電子スイッチが投入される
と、電子スイッチはダイオード７のクーンオフまで短絡
状態で動作し、極めて厳しい責務をスイッチ自身が第１
図によるものと相違するところは、主としてＭＯ８ＦＥ
Ｔ２　　に制御信号Ｕ、が遅延素子８を介して導かれる
ようになっている点である。この遅延素子８はＭＯＳＦ
ＥＴ２　を導通状態に制御する極性の電圧に対して有効
である。これは遅延素子８を橋絡するダイオード９によ
って示されている。’ＶｒＯ８ＦＥＴ　２の遮断時には
そのゲート・ソース間静電容量を速やかに放電させ、ト
ランジスタを速やかに阻止することができる。遅延素子
８は例えば抵抗からなる。
制御電圧ｕ１　の印加時には遅延素子８のためにまずＭ
ＯＳＦＥＴ３　　が投入される。その際、電流はまず閾
値素子４を介してのみ流れる。この閾値素子は既に述べ
たようにツェナーダイオード、またはダイオード、また
は直列接続ダイオード群Ｉ４からなる。ダイオードの微
分抵抗によりＭＯＳＦＥＴ３に負帰濃作用がもたらされ
、これによって上述の短絡状態において発生する尖頭電
流が効果的に入され、バイポーラトランジスタ１のエミ
ッタ電位が低下する。それにより電流１１が制御電流と
してトランジスタ１へ移り、このトランジスタ】を導通
させる。これにより負荷電流は大部分電流１２としてト
ランジスタ１．２を通して流れる。
バイポーラトランジスタ１が過負荷にならないことを保
証するためには遅延時間Ｔはダイオード７のターンオフ
時間よりも大きく選定することが望ましい。これにより
、トランジスタ１を通る言うに足る電流は電圧ｕ３が既
に低下したときにはじめて流れ始める。この関係は第３
図に示されている。閾値素子として使用されるツェナー
ダイオードのツェナー電圧がトランジスタ１のベース・
エミッタ閾電圧とＭＯＳＦＥＴ２のソース・ドレイン間
電圧との和よりも大きくなると、電流ｉＩの全部が制御
電流としてトランジスタ１へ流れる。１つ又は複数のダ
イオードを使用する場合には、これらのダイオードの閾
電圧は上述の電圧の和よりも大きくなければならない。
０］１ ジ回路の場合に容易にフリーホイーリングダイ第２およ
び３が同時に阻止される。バイポーラトランジスタ１の
エミッタは無電流となり、電流１２は蓄積電荷により今
やコレクタ・ベース区間を通って流れる。それにより出
力電圧Ｕ、の立−ヒがりの開始が遅らされる。しかし、
その立上がり自身は、ベース・コレフタルｎ接合の静電
容置が放電させられるだけですむことから速やかに経過
する。
１つのダイオードでは熱的過負荷に関係する上述の第２
のブレークオーバの場合が生じ得ないので。
バイポーラトランジスタ１は最大許容ベース・コレクタ
間阻止電圧に相当する阻止電圧を要求される。これは最
大許容エミッタ・コレクタ間阻止電圧よりも高い。
上述の回路はバイポーラトランジスタの制御のために付
加的な電圧源をなんら必要としないという利点を有する
。さらに、スイッチは閾値素子として１つまたは複数の
ダイオードを使用するときには逆電流を通さない。これ
により例えばブリツ０２＋ に接続されている。別のＭＯＳＦＥＴ３　　と閾値素子
−ドを並列接続することができる。ＭＯＳＦＥＴは全く
逆電流を導かないために、公知の転流時におけるｄｖ／
ｄｔの問題がなくなる。
第２図に関してはＭＯＳＦＥＴ２に制御電圧が遅延素子
８を介して導かれているが、適当に時間的なずれをもっ
た特別の発信源によっても制御することもできる。
実施例３ 第１図および第２図の回路は、ＭＯＳＦＥＴ２に直列に
接続されている単一のバイポーラトランジスタ１の代り
に、ＭＯＳＦＥＴ２に２つ又は３つのバイポーラトラン
ジスタからなるダーリントン増幅器を直列に接続するこ
とによって変形することができる。２つのバイポーラト
ランジスタ１および１０からなるダーリントントランジ
スタ増幅器を備えた回路が第４図に示されている。ここ
ではメインバイポーラトランジスタ１のエミッタ・コレ
クタ４とからなる直列回路がバイポーラトランジスタ１
とＭＯ８Ｆ’ＥＴ　２　との直列回路に並列接続されて
いる。閾値素子４はダーリントン増幅器の前段トランジ
スタ１ｏのベースとＭＯＳＦＥＴ２のソースとの間にあ
る。
第４図による装置においても、第２図による装置の場合
と同様に、ＭＯＳＦＥＴ２を導通制御する極性の制御信
号のときに有効に働く遅延素子８を挿入することができ
る。
【図面の簡単な説明】
第１図は本発明の第１実施例を示す回路図。 第２図は本発明の第２実施例を示す回路図、第３図は第
２図についての回路動作説明図、第４図は本発明の＄３
実施例を示す回路図である。 】・・・バイポーラトランジスタ、　　２・・・第１の
ＭＯ８Ｆ’ＥＴ、　　　３　・・・第２のＭＯＳＦＥＴ
、　　　４・・・閾値素子、　　８・・・遅延素子、　
　１４・・・直ＦＩＧ　３ −１２１− ＩＧ４

Claims (1)

  1. 【特許請求の範囲】 ］）　　ＭＯ３Ｆ’ＥＴ　　（第１　Ｃ０ＭＯ８ＦＥＴ
    　　）とバイポーラトランジスタとを備え、そのバイポ
    ーラトランジスタのコレクタ・エミッタ区間と前記ＭＯ
    ８ＦＥＴのドレイン・ソース区間とが直列に接続されて
    いる電子スイッチにおいて。 ａ）　前記バイポーラトランジスタと第１のＭＯＳＦＥ
    Ｔ　との直列回路に、第２　（Ｄ　ＭＯ３Ｆ’ＥＴと閾
    値素子との直列回路が並列接続されていること、 ｂ）　前記閾値素子は前記バイポーラトランジスタのベ
    ースと前記第１のＭＯ３Ｆ’ｇＴ　（Ｄ前記バイポーラ
    トランジスタに接続されていないほうの端子との間に接
    続されていること、 Ｃ）　両ＭＯ８ＦＥＴのゲートに制御信号が導かを特徴
    とする電子スイッチ。 ２）閾値素子は１つのダイオード又は直列接続された複
    数のダイオードからなることを特徴とする特許請求の範
    囲第１項記載の電子スイッチ。 ３）閾値素子はツェナーダイオーデあることを特徴とす
    る特許請求の範囲第１項記載の電子スイッチ。 ４】　第１のＭＯＳＦＥＴ　には第２のＭＯＳ、Ｆ’Ｅ
    Ｔ　に導かれる制御信号が遅延素子を介して導かれ。 その遅延素子は第１のＭＯＳＦＥＴを導通制御する極性
    の制御信号の場合に動作することを特徴とする特許請求
    の範囲第１項ないし第３項のいずれかに記載の電子スイ
    ッチ。 ５）遅延素子はダイオードを並列接続された抵抗である
    ことを特徴とする特許請求の範囲第４項記載の電子スイ
    ッチ。 ６）第１のＭＯＳＦＥＴのゲートには別の制御信る特許
    請求の範囲第１項ないし第３項のいずれかに記載の電子
    スイッチ。 ？）ＭＯＳＦＥＴ　　（第１のＭＯＳＦＥＴ　　）と少
    なくとも１つのバイポーラトランジスタとを備え。 そのバイポーラトランジスタのコレクタ・エミッタ区間
    とＭＯ８ＦＩＩＥＴ　のドレイン・ソース区間とが直列
    に接続されている電子スイッチにおいて、 ａ）ｌｉ（１のＭＯＳＦＥＴのトンイン・ソース区間に
    ダーリントン増幅器の終段のバイポーラトランジスタの
    コレクタ・エミッタ区間が直列に接続されていること、 ｂ）　その終段のバイポーラトランジスタと第１のＭＯ
    ＳＦＥＴとの直列回路に、第２のＭＯＳＦＥＴ　と閾値
    素子との直列回路が並列接続されていること、 Ｃ）　その閾値素子はダーリントン増幅器の最前段のバ
    イポーラトランジスタのベースと第１のＭＯＳＦＥＴの
    前記終段のバイポーラトランジスタと接続されていない
    ほうの端子との間に接続されていること、 ｄ）　両ＭＯ８ＦＥＴのゲートに制御信号が導かれるよ
    うになっていること を特徴とする電子スイッチ。 ８）第１のＭＯＳＦＥＴには第２のＭＯ８ＦＥ’ｒに導
    かれる制御信号が遅延素子を介して導かれ。 その遅延素子は第１のＭＯＳＦＥＴを導通制御する極性
    の制御信号の場合に動作することを特徴とする特許請求
    の範囲第７項記載の電子スイッチ。
JP58205698A 1982-11-04 1983-11-01 電子スイツチ Granted JPS59100621A (ja)

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DE19823240778 DE3240778A1 (de) 1982-11-04 1982-11-04 Elektronischer schalter
DE3240778.5 1982-11-04

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Publication Number Publication Date
JPS59100621A true JPS59100621A (ja) 1984-06-09
JPH0325056B2 JPH0325056B2 (ja) 1991-04-04

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ID=6177302

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JP58205698A Granted JPS59100621A (ja) 1982-11-04 1983-11-01 電子スイツチ

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US (1) US4760293A (ja)
EP (1) EP0108283B1 (ja)
JP (1) JPS59100621A (ja)
AT (1) ATE40620T1 (ja)
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