JP3505539B2 - 立上り区間消去回路 - Google Patents
立上り区間消去回路Info
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Description
バイスに関し、詳しくはスイッチング・デバイスが遷移
する時に、スイッチング・デバイスの電流検出信号を消
去する回路に関する。 【0002】 【従来の技術】一般に、スイッチング・モード電源(S
MPS)の用途では、誘導負荷を流れる電流は通常、パ
ワー・トランジスタを流れる電流をモニタすることによ
って間接的に検出される。このパワー・トランジスタは
誘導負荷と結合され、誘導負荷はさらに入力電源電圧と
結合される。パワー・トランジスタを介してこのように
検出された電流信号は、サイクル単位の限流および電流
モード制御に使用される。しかしながら、パワー・トラ
ンジスタのターンオン遷移の間に、インダクタもしくは
変成器の巻線間の容量およびパワー・トランジスタの出
力容量を主因として発生する寄生容量によって、電流ス
パイクが発生する。電流検出信号に応答する制御回路
が、電流スパイクに応答するのを防止するには、この立
上り区間電流スパイクをフィルタで除去しなければなら
ないことは、技術上周知である。 【0003】この問題に対する一つの単純な解決策は、
パワー・トランジスタがオンになってから一定期間制御
回路をディスエーブルする消去信号を生成することであ
る。しかしながら、この解決策の問題点は、消去信号の
具体的な期間を、ワースト・ケース電流スパイクのパル
ス幅に合わせて設計しなければならないことである。そ
の結果、消去信号の持続期間は通常、多くの用途にとっ
ては長すぎる。 【0004】この問題のもう一つの解決策は、外部タイ
ミング素子を使用して、個々の用途に合わせて消去時間
を最適に設定することである。しかしながら、この解決
策の問題点は、集積回路のピン数および外部部材の数が
増加することである。 【0005】もう一つの解決策は、"A Monolithic Boos
t Converter for Telecom Application"と題されるF.J.
DE Stasi およびT.S.Szepesi によるApplied Power El
ectronics Conference (APEC)のIEEE会議議
事録論文の中で詳述されており、その中の図8が適応消
去回路を示す。しかしながら、この適応消去回路は短絡
条件下では十分に作動せず、またこの適応消去回路は回
路が極めて複雑である。 【0006】 【発明が解決しようとする課題】このため、最低限の回
路を有する改良型の立上り区間消去回路に対する必要性
が存在すると共に、高い初期ドレイン電圧,低い初期ド
レイン電圧またはドレイン短絡条件など各種動作条件に
適合するパルス幅を有する消去信号を提供する必要性が
存在する。 【0007】 【実施例】図1を参照して、MOSFETデバイスのゲ
ート電荷のグラフを示す。一般に、MOSFETデバイ
スがオンに切り替わると、MOSFETデバイスのゲー
トの電圧は所望のゲート電圧(VG )まで一定の速度で
上昇し、この速度は、初期ドレイン電圧が高電圧である
か低電圧であるか、またはMOSFETデバイスのドレ
インが入力電源電圧に対し短絡されるか否かによって異
なる。 【0008】具体的には、ライン・セグメント12,1
2’は、短絡条件下にあるゲート電荷のグラフを示す。
この場合、ゲート電圧は、比較的短期間で、所望のゲー
ト電圧まで急勾配で上昇する。この短絡条件が生じる可
能性があるのは、MOSFETのドレインが高電圧に固
定されるとき、たとえば、変成器が飽和状態にある時で
ある。 【0009】水平ライン14は、MOSFETのミラー
・プラトー電圧レベルを表す。実質的にすべてのゲート
電荷が寄生ドレイン- ゲート容量(Cdg)に入るのはこ
の期間であり、この負帰還容量は、スイッチング遷移
中、ゲート電圧を実質的に一定に保つ。 【0010】ライン・セグメント16は、ライン・セグ
メント12,14と結合されており、MOSFETのゲ
ートに現れる電圧を、低入力電源電圧の所望のゲート電
圧(VG )まで上昇させるゲート電荷のグラフを表す。
同様に、ライン・セグメント18は、ライン・セグメン
ト12,14,14’と結合されており、MOSFET
のゲートに現れる電圧を、高入力電源電圧の所望のゲー
ト電圧(VG )まで上昇させるゲート電圧のグラフを表
す。 【0011】この図から導出される基本的知識は、MO
SFETの動作条件、すなわち、高入力電源電圧もしく
は低入力電源電圧条件が存在するか否か、またはドレイ
ンが入力電源電圧に短絡されること(短絡条件)によっ
て、MOSFETのゲートに現れる電圧を所望のゲート
電圧(VG )まで急上昇させるのに要する時間に大きな
差が生ずる可能性があることである。また、理解すべき
重要なことは、MOSFETのゲート電圧がミラー・プ
ラトー電圧を上回ると、MOSFETのスイッチングに
より生じる電流スパイクが実質的に減少したことであ
る。 本発明は、ミラー・プラトー電圧と所望の電圧V
G との間にしきい電圧(図1に示す立上り区間消去(L
EB)のしきい値範囲によって表される)を持つ立上り
区間消去回路を有することによって、立上り区間消去回
路のしきい電圧として、MOSFETのゲート電極に現
れる電圧を利用できることを十分に理解している。たと
えば、あるLEBしきい値VLEBTH を選択したと想定す
ると、時間t1 は、短絡条件の場合に、ゲート電圧がし
きい電圧VLEBTH を超えるのに要する時間を表す。同様
に、時間t2 は、低入力電源電圧条件の場合に、ゲート
電圧がしきい電圧VLEBTH を超えるのに要する時間を表
す。また、時間t3 は、高入力電源電圧条件の場合に、
ゲート電圧がしきい電圧VLEBTH を超えるのに要する時
間を表す。 【0012】また、MOSFETのゲート電極の電圧が
VLEBTH しきい電圧を上回った場合(条件によって時間
が異なろうとも)、MOSFETのゲート上の電圧はミ
ラー・プラトー電圧を超えており、MOSFETがオン
に切り替わったことによる電流スパイクが実質的に減少
し、電流検出信号のパス・ゲートを安全にアクティブに
して、MOSFETを制御するのに使用される制御回路
にこの信号をパスする。このようにして、本発明は、M
OSFETデバイスのゲート電圧をモニタすることによ
って、ICを介して遅延を最適化し、限流制御回路が、
過電流条件に対しより迅速に応答できるようにすること
を目指す。 【0013】図2を参照して、立上り区間消去(LE
B)回路20を示す。LEB回路20は比較器22を含
み、比較器22は、ゲート駆動信号に応答する第1入
力、および図1に示すLEBしきい値範囲内のいずれか
にあるLEBしきい電圧(VLEBTH )に応答する第2入
力を有する。 【0014】比較器22の出力は、伝送ゲート24,2
6の制御入力と結合され、伝送ゲート24,26は相補
的性質を有する。伝送ゲート24の第1端子は回路ノー
ド29と結合され、この回路ノードは、MOSFET2
8のソース電極および検出素子30の第1端子と結合さ
れる。検出素子30の第2端子はグラウンド・リファレ
ンス(ground reference)に帰還される。 【0015】伝送ゲート24の第2端子は電流検出回路
32の入力と結合される。伝送ゲート26の第1端子は
制御回路32の入力と結合され、一方、伝送ゲート26
の第2端子は接地に帰還される。 【0016】MOSFET28のゲート電極はゲート駆
動信号を受信するために結合され、一方、MOSFET
28のドレイン電極は端子34と結合される。また、M
OSFET28の基板はグラウンド・リファレンスに帰
還される。端子34は通常、誘導負荷(図示せず)、た
とえば変成器と結合され、ここでMOSFET28は、
誘導負荷をオンオフするのに使用されるスイッチング・
デバイスである。また、誘導負荷はついで入力電源電圧
と結合されることが認識される。また、電流検出回路3
2は、MOSFET28全体に過電流条件が存在すると
き、またはたとえば電流モード制御用途でピーク・スイ
ッチド(peak switched )電流に達するときに、MOS
FET28のゲート電極と結合されて、ゲート駆動信号
をディスエーブルすると認識される。 【0017】本発明は、MOSFET28のゲート電極
に現れる電圧をモニタして、これを立上り区間消去しき
い電圧と比較する。このしきい電圧は、ミラー・プラト
ー電圧と所望のゲート電圧(VG )との間にある電圧で
ある。具体的には、ゲート電圧がVLEBTH を下回る場合
には、伝送ゲート24は非作動状態になり、一方、伝送
ゲート26は作動状態になる。これによって、回路ノー
ド29に現れる検出信号が制御回路32にパスされるの
が阻止されて、制御回路32の入力に現れる信号をグラ
ウンド・リファレンスに固定する。 【0018】比較器22の第1入力に現れるゲート駆動
信号がVLEBTH を上回る場合には、比較器22の出力が
伝送ゲート24を作動状態にし、ついで伝送ゲート26
を非作動状態にする。その結果、伝送ゲート24が作動
状態にされる場合には、回路ノード29に現れる電流検
出信号が伝送ゲート24を通って、所望される制御回路
32の入力に与えられる。 【0019】本発明は、立上り区間消去・パルス幅を、
ドレイン電圧の変化に合わせて自動的に調整することを
理解されたい。たとえば、ドレイン電圧が高電圧で短絡
される場合には、図1で考察したように、ゲート電圧は
短期間で上昇し、これによって比較器22を急速にトリ
ガするので、パルス幅が最小に抑えられる。また、LE
B回路20は、MOSFET28がオンになることによ
って(すべての条件および用途において)発生する電流
スパイクをフィルタで除去する最低限の回路によって構
成される。 【0020】LEB回路20はMOSFETと連動して
作動すると説明してきた。しかしながら、本発明は、絶
縁ゲート・バイポーラ・トランジスタ(IGBT),絶
縁ベース・トランジスタ(IBT),MOS制御サイリ
スタ(MCT)および電流検出MOSFETなど、他の
電界効果トランジスタと共に使用するように適用され
る。 【0021】よって、以上の考察から、新規の立上り区
間消去回路が提供されることが明かであろう。LEB回
路は、トランジスタのゲート電圧をモニタし、このゲー
ト電圧が予め定められたしきい値を上回る場合に、この
トランジスタを通る電流レベルを検出する電流検出信号
を後の制御回路にパスするための最低数の部材を含む。
また、この予め定められたしきい値は、トランジスタの
ミラー・プラトー電圧と所望の最大ゲート電圧との間で
選択される。 【0022】上記の考察はまた、検出信号を消去するこ
とによって、トランジスタの電流検出回路を誤ってトリ
ガするのを防止する方法を説明している。前記検出信号
は、トランジスタが切り替えられるときに、トランジス
タを流れる電流レベルを検出するものであり、また前記
の方法は、トランジスタのゲート電極に現れる電圧をモ
ニタする段階;トランジスタのミラー・プラトー電圧を
上回り、ゲート電極に印加される最大電圧を下回るしき
い電圧を与える段階;およびゲート駆動信号が予め定め
られたしきい電圧を超える場合に、検出信号をパスする
段階によって構成される。 【0023】本発明は具体的実施例を用いて説明してき
たが、当業者には、多くの変更,変形およびバリエーシ
ョンが考えられることは明かである。また、添付請求の
範囲は、上記の変更,変形およびバリエーションを包含
することを意図する。
源電圧条件におけるMOSFETパワー・デバイスのゲ
ート電荷のグラフを表したものである。 【図2】本発明による立上り区間消去回路の詳細な回路
図を示す。 【符号の説明】 12,12’ ライン・セグメント 14,14’ 水平ライン 16,18 ライン・セグメント 20 LEB回路 22 比較器 24 伝送ゲート 26 伝送ゲート 28 MOSFET 29 回路ノード 30 検出素子 32 制御回路 34 端子
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 駆動信号に応答して、検出信号をパスす
る回路であって: 第1入力および第2入力および一つの出力を有する比較
器(22)であって、前記比較器の前記第1入力は前記
駆動信号を受信するために結合され、前記比較器の前記
第2入力はしきい電圧を受け取るために結合される比較
器;および、 前記駆動信号が前記しきい電圧を上回る場合に前記検出
信号をパスして、これにより、前記伝送ゲート手段をア
クティブにする伝送ゲート手段(20)であって、前記
伝送ゲート手段は、前記比較器の前記出力と結合される
一つの制御入力を有し、前記伝送ゲート手段は、前記検
出信号を受信するために結合された一つの入力を有し、
前記伝送ゲート手段は、前記駆動信号が前記しきい電圧
を上回る場合に、前記検出信号をパスする一つの出力を
有しており、また前記伝送ゲート手段は:(i)一つの
制御入力および第1端子および第2端子を有する第1伝
送ゲート(24)であって、前記制御入力は、前記比較
器の前記出力と結合され、前記第1端子は前記検出信号
を受信するために結合され、前記第1伝送ゲートの前記
第2端子は、前記伝送ゲート手段の前記出力と結合され
る第1伝送ゲート;および、(ii)一つの制御入力お
よび第1端子および第2端子を有する第2伝送ゲート
(26)であって、前記第2伝送ゲートの前記制御入力
は、前記比較器の前記出力と結合され、前記第2伝送ゲ
ートの前記第1端子は、前記伝送ゲート手段の前記出力
と結合され、前記第2伝送ゲートの前記第2端子は、第
1電源電圧端子と結合される第2伝送ゲート;を含む伝
送ゲート手段; によって構成されることを特徴とする回路。
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