JP2016086336A - 回路装置及び電子機器 - Google Patents

Abstract

【課題】電源電圧を耐圧とするトランジスターでＮ型のハイサイド側トランジスターを駆動可能な回路装置及び電子機器等を提供すること。【解決手段】回路装置は、ソース及びドレインの一方に高電位側電源ＶＤＤの電圧が供給され、ソース及びドレインの他方のノードである駆動ノードＮＣ７から駆動電流を出力するＮ型トランジスターＴＣ１０と、Ｎ型トランジスターＴＣ１０をスイッチング制御する駆動信号をＮ型トランジスターＴＣ１０のゲートに出力するプリドライバー１２０と、を含む。プリドライバー１２０の低電位側電源であるプリドライバー用低電位側電源の電圧として、駆動ノードＮＣ７の電圧が供給される。【選択図】 図３

Description

本発明は、回路装置及び電子機器等に関する。

従来より、トランジスターのオン・オフ制御により駆動電流をスイッチングし、負荷を駆動する手法が知られている。この手法は、例えば、電源電圧を降圧又は昇圧するスイッチングレギュレーターや、モーターを制御するモータードライバー等に用いられている。駆動電流の出力部は、例えばハイサイド側トランジスターとローサイド側トランジスターを有するブリッジ回路で構成される。或いは、ローサイド側に設けたダイオード等とハイサイド側トランジスターとで構成される。

スイッチングレギュレーターの従来技術として例えば特許文献１、２に開示される技術がある。特許文献１、２には、ハイサイド側トランジスターとしてＮ型トランジスターを用い、レベルシフターにより電源電圧（例えば５Ｖ）よりも高い電圧レベル（例えば１０Ｖ）にシフトさせてＮ型トランジスターをオンさせる技術が開示されている。特許文献１では、ゲート−ソース間とソース−ドレイン間の耐圧が１０Ｖのトランジスターをレベルシフターに用いている。特許文献２では、ソース−ドレイン間の耐圧が１０Ｖのトランジスターをレベルシフターに用いている。

特開２０１４−２３２６９号公報 特開２００９−２７２４１５号公報

電源電圧の範囲内でハイサイド側トランジスターをスイッチングする場合、Ｐ型トランジスターを用いることになる。Ｐ型トランジスターはＮ型トランジスターに比べて駆動能力（例えば移動度）が小さいため、同じ駆動能力であればＮ型トランジスターに比べてサイズが大きくなる。そのため、チップサイズの観点等からＮ型トランジスターを採用できることが望ましい。

しかしながら、ハイサイド側トランジスターのドレイン（又はソース）には電源電圧が供給されるため、Ｎ型トランジスターを採用した場合には、そのＮ型トランジスターをオンさせるために電源電圧よりも高い電圧が必要となる。そのため、ハイサイド側トランジスターを駆動するプリドライバーには、電源電圧よりも高い耐圧のトランジスターが必要となってしまう。

例えば、上述した特許文献１ではゲート−ソース間とソース−ドレイン間の耐圧が電源電圧よりも高いトランジスターが必要であり、特許文献２では、ソース−ドレイン間の耐圧が電源電圧よりも高いトランジスターが必要である。また、特許文献２では、ゲート−ソース間に電源電圧よりも高い電圧が掛からないようにするために電流を流しており、そのためレベルシフターの消費電流が増してしまう。

本発明の幾つかの態様によれば、電源電圧を耐圧とするトランジスターでＮ型のハイサイド側トランジスターを駆動可能な回路装置及び電子機器等を提供できる。

本発明の一態様は、ソース及びドレインの一方に高電位側電源の電圧が供給され、前記ソース及び前記ドレインの他方のノードである駆動ノードから駆動電流を出力するＮ型トランジスターと、前記Ｎ型トランジスターをスイッチング制御する駆動信号を前記Ｎ型トランジスターのゲートに出力するプリドライバーと、を含み、前記プリドライバーの低電位側電源であるプリドライバー用低電位側電源の電圧として、前記駆動ノードの電圧が供給される回路装置に関係する。

本発明の一態様によれば、プリドライバーがＮ型トランジスターをスイッチング制御し、そのＮ型トランジスターが駆動ノードから駆動電流を出力し、その駆動ノードの電圧がプリドライバー用低電位側電源の電圧として供給される。駆動ノードの電圧がプリドライバー用低電位側電源の電圧として供給されることで、プリドライバー用低電位側電源が低電位側電源の電圧に固定されなくなり、駆動ノードの電圧に応じて変動させることができる。これにより、電源電圧を耐圧とするトランジスターでＮ型のハイサイド側トランジスターを駆動することが可能になる。

また本発明の一態様では、前記プリドライバーの高電位側電源であるプリドライバー用高電位側電源のノードと、前記駆動ノードとの間に設けられる第１のキャパシターを含んでもよい。

このようにすれば、プリドライバー用高電位側電源のノードと駆動ノードとの間の電位差を第１のキャパシターにより保持できる。駆動ノードはプリドライバー用低電位側電源のノードなので、第１のキャパシターが保持する電圧によってプリドライバー用高電位側電源とプリドライバー用低電位側電源の電位差を設定できる。この電位差を電源電圧以下にすることで、プリドライバーの耐圧を電源電圧以下にすることが可能となる。

また本発明の一態様では、前記高電位側電源のノードと前記プリドライバー用高電位側電源のノードの間に設けられる第１のダイオード回路を含んでもよい。

このようにすれば、Ｎ型トランジスターがオフになり駆動ノードが低電位側電源の電圧になった場合、高電位側電源から第１のダイオード回路を介してプリドライバー用高電位側電源のノードがチャージされる。そして、Ｎ型トランジスターがオンになり駆動ノードが高電位側電源の電圧になった場合、第１のキャパシターが保持する電圧によってプリドライバー用高電位側電源の電圧が昇圧される。このときＮ型トランジスターのソースとドレインは高電位側電源の電圧となるが、プリドライバー用高電位側電源の電圧が昇圧されていることで、Ｎ型トランジスターのオン状態を維持できる。

また本発明の一態様では、前記Ｎ型トランジスターがオフになる第１期間では、低電位側電源の電圧が前記プリドライバー用低電位側電源の電圧として供給され、前記高電位側電源の電圧が前記第１のダイオード回路を介して前記プリドライバー用高電位側電源の電圧として供給され、前記Ｎ型トランジスターがオンになる第２期間では、前記高電位側電源の電圧が前記Ｎ型トランジスターと前記駆動ノードを介して前記プリドライバー用低電位側電源の電圧として供給され、前記駆動ノードが前記高電位側電源の電圧に上昇したことで前記第１のキャパシターを介して昇圧された電圧が、前記プリドライバー用高電位側電源の電圧として供給されてもよい。

このようにして、第１期間及び第２期間ともに、プリドライバー用高電位側電源とプリドライバー用低電位側電源の電位差を電源電圧に相当する電圧に保つことができる。即ち、電源電圧を耐圧とするトランジスターでプリドライバーを構成できる。

また本発明の一態様では、低電位側電源の電圧と前記高電位側電源の電圧を電圧レベルとする制御信号をレベルシフトして前記プリドライバーに出力するレベルシフターを含み、前記レベルシフターは、前記Ｎ型トランジスターがオフになる第１期間では、前記駆動ノードの電圧を出力し、前記Ｎ型トランジスターがオンになる第２期間では、高電位側電源の電圧を昇圧することで、前記プリドライバーの高電位側電源であるプリドライバー用高電位側電源の電圧に対応する電圧を出力してもよい。

このようにすれば、プリドライバーが電源電圧より高い電圧を出力する第２期間でのみ、高電位側電源の電圧を昇圧してプリドライバー用高電位側電源を供給できる。これにより、電源電圧を耐圧とするトランジスターでレベルシフターを構成することが可能となる。

また本発明の一態様では、前記レベルシフターは、前記レベルシフターの出力と前記駆動ノードとの間に設けられ、前記第１期間ではオンになり、前記第２期間ではオフになる第１のトランジスターを有してもよい。

このようにすれば、第１期間において第１のトランジスターがオンすることでレベルシフターの出力と駆動ノードをショートでき、レベルシフターが駆動ノードの電圧を出力できる。プリドライバー用低電位側電源は駆動ノードの電圧なので、プリドライバーに対するローレベル入力が確定する。また、第２期間において第１のトランジスターがオフすることでレベルシフターの出力と駆動ノードを遮断でき、レベルシフターが、プリドライバー高電位側電源の電圧に対応する電圧を出力できる。これにより、プリドライバーに対するハイレベル入力が確定する。

また本発明の一態様では、前記レベルシフターは、前記制御信号が入力される論理反転回路と、前記論理反転回路の出力と昇圧用ノードとの間に設けられる第２のキャパシターと、前記高電位側電源のノードと前記昇圧用ノードとの間に設けられる第２のダイオード回路と、前記昇圧用ノードと前記レベルシフターの出力との間に設けられ、前記第１期間ではオフになり、前記第２期間ではオンになる第２のトランジスターと、を有してもよい。

第１期間では論理反転回路がローレベル（低電位側電源の電圧）を出力することで、高電位側電源から第２のダイオード回路を介して昇圧用ノード（第２のキャパシター）がチャージされる。そして、第２期間では論理反転回路がハイレベル（高電位側電源の電圧）を出力することで、第２のキャパシターの保持電圧によって昇圧用ノードが昇圧される。このようにして、第２期間において電源電圧を昇圧できる。そして、第２期間において第２のトランジスターがオンすることで、昇圧された電圧をレベルシフターが出力できる。

また本発明の一態様では、前記レベルシフターは、前記第２のトランジスターのゲートと前記低電位側電源のノードとの間に設けられ、前記第１期間ではオフになり、前記第２期間ではオンになる第３のトランジスターと、前記第２のトランジスターのゲートと前記昇圧用ノードとの間に設けられる第１の抵抗素子と、前記第２のトランジスターのゲートと前記第３のトランジスターとの間に設けられる第２の抵抗素子と、を有してもよい。

第１期間では第３のトランジスターがオフになるので、第１の抵抗素子により第３のトランジスターのゲート−ソースがショートされ、第２のトランジスターをオフできる。第２期間では第３のトランジスターがオンになるので、昇圧用ノードと低電位側電源の間が第１の抵抗素子と第２の抵抗素子により抵抗分割され、その分割された電圧が第２のトランジスターのゲートに印加され、第２のトランジスターをオンできる。

また本発明の一態様では、前記第２のキャパシターの容量をＣ２とし、前記第１の抵抗素子の抵抗値をＲ１とし、前記第２の抵抗素子の抵抗値をＲ２とし、前記第１期間及び前記第２期間の繰り返し周期をＴＰとする場合に、Ｃ２×（Ｒ１＋Ｒ２）＞ＴＰであってもよい。

第２期間では第３のトランジスターがオンしているため、第２のキャパシターの電荷が第１の抵抗素子と第２の抵抗素子を介して低電位側電源に放電され、昇圧用ノードの電圧（第２のキャパシターの保持電圧）が徐々に低下する。この電圧低下がプリドライバーの論理閾値を下回った場合、プリドライバーの出力がハイレベルからローレベルに反転してしまう。この点、本発明の一態様によれば、時定数Ｃ２×（Ｒ１＋Ｒ２）＞ＴＰであることで、プリドライバーの出力反転を防ぐことができる。

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

回路装置の第１比較例。 回路装置の第２比較例。 本実施形態の回路装置の構成例。 本実施形態の回路装置の動作説明図。 本実施形態の回路装置の動作説明図。 本実施形態の回路装置の動作シミュレーション結果。 本実施形態の回路装置の詳細な構成例。 レギュレーター、スイッチングレギュレーターの詳細な構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．第１比較例
図１に、本実施形態の回路装置の第１比較例を示す。図１には、回路装置に含まれるドライバー部分を図示している。なお以下ではスイッチングレギュレーターを駆動するドライバーを例にとって説明するが、本実施形態のドライバーの適用例はこれに限定されない。例えば直流モーターやステッピングモーターを駆動するモータードライバー等に適用できる。

第１比較例の回路装置は、論理反転回路ＩＶＡ（インバーター）と、プリドライバーＰＲＡと、ブリッジ回路ＨＢＡと、出力端子ＴＭＡと、を含む。

論理反転回路ＩＶＡは、入力された制御信号ＳＩＮを論理反転する。制御信号ＳＩＮはＰＷＭ制御された矩形波である。矩形波の電圧レベルは高電位側電源ＶＤＤの電圧（例えば５Ｖ）と低電位側電源ＶＳＳの電圧（例えば０Ｖ）である。論理反転回路ＩＶＡはＰ型トランジスターＴＡ１とＮ型トランジスターＴＡ２で構成されている。

プリドライバーＰＲＡは、論理反転回路ＩＶＡの出力をバッファリングしてブリッジ回路ＨＢＡのハイサイド側トランジスターＴＡ７を駆動する。プリドライバーＰＲＡは、Ｐ型トランジスターＴＡ３とＮ型トランジスターＴＡ４で構成される第１論理反転回路と、Ｐ型トランジスターＴＡ５とＮ型トランジスターＴＡ６で構成される第２論理反転回路と、で構成される。

ブリッジ回路ＨＢＡは、出力端子ＴＭＡから駆動電流を出力して外部のインダクターＬＡを駆動する。ブリッジ回路ＨＢＡは、Ｐ型トランジスターＴＡ７とＮ型トランジスターＴＡ８で構成される。Ｐ型トランジスターＴＡ７のゲートにはプリドライバーＰＲＡの出力が入力され、Ｎ型トランジスターＴＡ８のゲートには論理反転回路ＩＶＡの出力が入力される。

ブリッジ回路ＨＢＡのトランジスターＴＡ７、ＴＡ８は制御信号ＳＩＮに基づいて排他的にオン・オフする。トランジスターＴＡ７がオンした場合には電源ＶＤＤからインダクターＬＡに駆動電流が流れ、トランジスターＴＡ８がオンした場合には電源ＶＳＳからインダクターＬＡに駆動電流が流れる。供給された電荷はキャパシターＣＡに蓄積され、出力電圧ＶＱＡが出力される。図１は降圧レギュレーターの例であり、出力電圧ＶＱＡは電源ＶＤＤの電圧よりも低くなる。

出力電圧ＶＱＡは、ＰＷＭ信号である制御信号ＳＩＮのデューティー（トランジスターＴＡ７のオン期間のデューティー）により制御される。図８で後述するように、フィードバックされた出力電圧ＶＱＡに基づいてＰＷＭ信号のデューティーが制御（負帰還制御）され、出力電圧ＶＱＡが所望の一定電圧に保たれるようになっている。

さて、この第１比較例のブリッジ回路ＨＢＡではハイサイド側トランジスターとしてＰ型トランジスターＴＡ７が用いられている。Ｐ型トランジスターＴＡ７をオンさせるにはゲート電圧を電源ＶＤＤの電圧（５Ｖ）から下げていけばよいので、電源ＶＤＤの電圧よりも高い電圧は不要である。図１には、Ｐ型トランジスターＴＡ７がオンする場合における各ノードの電圧を括弧書きで示している。これから分かるように、ドライバーの全てのトランジスターＴＡ１〜ＴＡ８において、ゲート−ソース間、ソース−ドレイン間の耐圧は電源ＶＤＤの電圧（５Ｖ）でよい。

このように耐圧の点ではＰ型トランジスターが適しているが、ハイサイド側トランジスターのサイズを考えた場合にはＮ型トランジスターの方がサイズを小さくできるため有利である。ハイサイド側トランジスターは大電流を流すためチップ面積に占める割合が比較的大きく、サイズ削減の効果が期待できる。

２．第２比較例
図２に、ハイサイド側トランジスターとしてＮ型トランジスターを用いた第２比較例を示す。図１には、回路装置に含まれるドライバー部分を図示している。

第２比較例の回路装置は、論理反転回路ＩＶＢ（インバーター）と、レベルシフターＬＳＢと、プリドライバーＰＲＢと、ブリッジ回路ＨＢＢと、出力端子ＴＭＢと、を含む。

論理反転回路ＩＶＡはＰ型トランジスターＴＢ１とＮ型トランジスターＴＢ２で構成され、入力された制御信号ＳＩＮを論理反転する。

レベルシフターＬＳＢは、制御信号ＳＩＮの電圧レベル（ＶＤＤ（５Ｖ）／ＶＳＳ（０Ｖ））を、ブリッジ回路ＨＢＢのハイサイド側トランジスターＴＢ１１の駆動信号の電圧レベル（ＶＤＨ（１０Ｖ）／ＶＳＳ（０Ｖ））にレベルシフトする。レベルシフターＬＳＢは、クロスカップリング型のレベルシフターであり、Ｐ型トランジスターＴＢ３、ＴＢ５とＮ型トランジスターＴＢ４、ＴＢ６で構成される。Ｎ型トランジスターＴＢ４には制御信号ＳＩＮが入力され、Ｎ型トランジスターＴＢ６には論理反転回路ＩＶＢの出力が入力される。

プリドライバーＰＲＢは、Ｐ型トランジスターＴＢ７、ＴＢ９とＮ型トランジスターＴＢ８、ＴＢ１０による２段の論理反転回路で構成され、レベルシフターＬＳＢの出力をバッファリングする。

ブリッジ回路ＨＢＢは、Ｎ型トランジスターＴＢ１１、ＴＢ１２で構成される。ハイサイド側のＮ型トランジスターＴＢ１１のゲートにはプリドライバーＰＲＢの出力が入力され、ローサイド側のＮ型トランジスターＴＢ１２のゲートには論理反転回路ＩＶＢの出力が入力される。

動作は第１比較例と同様である。即ち、ブリッジ回路ＨＢＢのトランジスターＴＢ１１、ＴＢ１２が制御信号ＳＩＮに基づいて排他的にオン・オフすることで、インダクターＬＢを駆動する。スイッチングレギュレーターの出力電圧ＶＱＢは電源ＶＤＤの電圧（５Ｖ）を降圧した電圧であり、制御信号ＳＩＮのＰＷＭ制御により出力電圧ＶＱＢは一定に保たれる。

この第１比較例のブリッジ回路ＨＢＢではハイサイド側トランジスターとしてＮ型トランジスターＴＢ９が用いられている。駆動能力（例えば電流供給能力、オン抵抗等）が同じであれば、Ｐ型トランジスターを用いる第１比較例に比べてハイサイド側トランジスターのサイズを小さくできる。

しかしながら、Ｎ型トランジスターＴＢ１１をオンさせるにはゲート電圧をドレイン電圧（ＶＤＤ（５Ｖ））よりも高くする必要があるため、レベルシフターＬＳＢとプリドライバーＰＲＢの電源ＶＤＨの電圧（１０Ｖ）は、電源ＶＤＤの電圧（５Ｖ）よりも高い。図２には、Ｎ型トランジスターＴＢ１１がオンする場合における各ノードの電圧を括弧書きで示している。これから分かるように、レベルシフターＬＳＢとプリドライバーＰＲＢのトランジスターにおいて、ゲート−ソース間、ソース−ドレイン間のいずれかの耐圧が電源ＶＤＨの電圧（１０Ｖ）となっている。例えばトランジスターＴＢ５のゲート−ソース間、トランジスターＴＢ６のソース−ドレイン間には１０Ｖの電圧が掛かっている。

このように、ハイサイド側トランジスターをＮ型トランジスターにした場合には、電源ＶＤＤの電圧（５Ｖ）よりも高い耐圧（ゲート−ソース間耐圧、ソース−ドレイン間耐圧）のトランジスターが必要となる。例えばゲート−ソース間の耐圧を１０Ｖ耐圧にするためには、５Ｖ耐圧のトランジスターよりもゲート酸化膜を厚くする必要がある。そのため、半導体の製造プロセスにおいて２種類の膜厚のゲート酸化膜を形成する工程が必要となり、５Ｖ耐圧のトランジスターのみを使う場合に比べて追加工程が発生する。このような追加工程はコスト増につながる。

３．本実施形態の回路装置
図３に、このような課題を解決できる本実施形態の回路装置の構成例を示す。また図４、図５に、回路装置の動作説明図を示す。図３〜図５には、回路装置に含まれるドライバー部分を図示している。なお図４、図５では、符号の一部を省略して図示する。

回路装置は、例えば集積回路装置（ＩＣ）により構成される。集積回路装置は、例えばシリコン基板に回路が形成されたＩＣチップ、或はＩＣチップがパッケージに収納された装置に対応する。回路装置の端子（出力端子ＴＭＣ等）は、ＩＣチップのパッド或はパッケージの端子に対応する。

図３に示す回路装置は、レベルシフター１１０と、プリドライバー１２０と、ブリッジ回路１３０と、出力端子ＴＭＣと、を含む。レベルシフター１１０は、Ｐ型トランジスターＴＣ２、ＴＣ４と、Ｎ型トランジスターＴＣ１、ＴＣ３、ＴＣ５と、抵抗素子ＲＣ１、ＲＣ２と、キャパシターＣＣ２と、ダイオード素子ＤＣ２を含む。プリドライバー１２０は、ダイオード素子ＤＣ３、ＤＣ４と、Ｐ型トランジスターＴＣ６、ＴＣ８と、Ｎ型トランジスターＴＣ７、ＴＣ９と、を含む。ブリッジ回路１３０は、Ｐ型トランジスターＴＣ１２と、Ｎ型トランジスターＴＣ１０、ＴＣ１１と、キャパシターＣＣ１と、を含む。

まず、ブリッジ回路１３０とプリドライバー１２０について説明する。

ブリッジ回路１３０のＮ型トランジスターＴＣ１０は、そのソース及びドレインの一方（図３ではドレイン）に高電位側電源ＶＤＤの電圧（５Ｖ）が供給され、ソース及びドレインの他方（図３ではソース）のノードである駆動ノードＮＣ７から駆動電流を出力する。プリドライバー１２０は、Ｎ型トランジスターＴＣ１０をスイッチング制御する駆動信号をＮ型トランジスターＴＣ１０のゲートに出力する。そして、プリドライバー１２０の低電位側電源であるプリドライバー用低電位側電源の電圧として、駆動ノードＮＣ７の電圧が供給される。

このようにプリドライバー用低電位側電源が駆動ノードＮＣ７から供給されることで、プリドライバー用低電位側電源が０Ｖ（低電位側電源ＶＳＳの電圧）に固定されなくなる。これにより、プリドライバー１２０のトランジスターの耐圧を、比較例のような第１の耐圧（例えば１０Ｖ、電源ＶＤＨの電圧）よりも低い第２の耐圧（例えば５Ｖ、電源ＶＤＤの電圧）にできる。

具体的には、Ｎ型トランジスターＴＣ１０はブリッジ回路１３０のハイサイド側トランジスターである。ローサイド側トランジスターはＮ型トランジスターＴＣ１１であり、Ｎ型トランジスターＴＣ１１のソースは低電位側電源ＶＳＳに接続され、ドレインは駆動ノードＮＣ７に接続され、ゲートには制御信号ＳＩＮが入力される。

図４に示すように、ハイサイド側トランジスターＴＣ１０がオフのとき、そのゲートは０Ｖである。ローサイド側トランジスターＴＣ１１はオンなので、駆動ノードＮＣ７は０Ｖとなる。プリドライバー１２０は０Ｖ（駆動ノードＮＣ７の電圧）を出力すればよいので、その高電位側電源（ノードＮＣ８）は５Ｖでよい（５Ｖより高い必要はない）。

一方、図５に示すように、ハイサイド側トランジスターＴＣ１０がオンのとき、駆動ノードＮＣ７は５Ｖとなる。ローサイド側トランジスターＴＣ１１はオフである。プリドライバー１２０は９．４Ｖ（５Ｖより高い電圧）を出力する必要があるので、その高電位側電源（ノードＮＣ８）は９．４Ｖであるが、駆動ノードＮＣ７は５Ｖなのでプリドライバーには５Ｖ（４．４Ｖ）の電圧しか印加されない。

このように、プリドライバー用低電位側電源が駆動ノードＮＣ７から供給されることでプリドライバーの高電位側電源と低電位側電源の電位差を５Ｖに保つことが可能となり、１０Ｖ耐圧のトランジスターを用いずにプリドライバー１２０を構成できる。

なお、ドライバーの出力部はブリッジ回路１３０に限定されず、例えばハイサイド側トランジスターＴＣ１０だけを設けてローサイド側トランジスターＴＣ１１を省略してもよい。この場合、アノードがＶＳＳに接続されカソードが駆動ノードＮＣ７に接続されるダイオードを設ける。ハイサイド側トランジスターＴＣ１０がオフのときにはインダクターＬＣによってＶＳＳから駆動ノードＮＣ７に電流が流れるので、駆動ノードＮＣ７は０Ｖ（０Ｖから順方向電圧だけ下がった電圧）になる。

また本実施形態では、ブリッジ回路１３０のキャパシターＣＣ１（第１のキャパシター）は、プリドライバー１２０の高電位側電源であるプリドライバー用高電位側電源のノードＮＣ８と、駆動ノードＮＣ７との間に設けられる。

プリドライバー１２０は２段の論理反転回路で構成される。第１の論理反転回路はトランジスターＴＣ６、ＴＣ７で構成され、第２の論理反転回路はトランジスターＴＣ８、ＴＣ９で構成される。トランジスターＴＣ６、ＴＣ８のソースは、キャパシターＣＣ１の一端が接続されるノードＮＣ８に接続される。またトランジスターＴＣ７、ＴＣ９のソースは、キャパシターＣＣ１の他端が接続される駆動ノードＮＣ７に接続される。なおダイオード素子ＤＣ３、ＤＣ４は静電保護用である。

このようにキャパシターＣＣ１を設けることで、プリドライバー用高電位側電源のノードＮＣ８と駆動ノードＮＣ７との間の電位差をキャパシターＣＣ１により保持できる。駆動ノードＮＣ７はプリドライバー用低電位側電源のノードなので、キャパシターＣＣ１が保持する電圧によってプリドライバー１２０の電源電位差を設定できる。例えば図４、図５に示すように、キャパシターＣＣ１は５Ｖ（４．４Ｖ）を保持しており、これによって電源電位差が５Ｖに保たれることでプリドライバー１２０の耐圧を５Ｖにできる。

また本実施形態では、ブリッジ回路１３０は、高電位側電源ＶＤＤのノードとプリドライバー用高電位側電源のノードＮＣ８の間に設けられる第１のダイオード回路ＤＣ１を含む。

ダイオード回路とは、ダイオード特性を有する回路であり、電流の整流作用を有する回路である。即ち、ダイオード回路の一端（以下、アノードと呼ぶ）の電圧がダイオード回路の他端（以下、カソードと呼ぶ）の電圧よりも高い順方向電圧が印加された場合にはアノードからカソードに電流が流れ、カソードの電圧がアノードの電圧より高い逆方向電圧が印加された場合にはカソードからアノードに電流が流れない。

第１のダイオード回路ＤＣ１のアノードは高電位側電源ＶＤＤのノードに接続され、カソードはプリドライバー用高電位側電源のノードＮＣ８に接続される。即ち、第１のダイオード回路ＤＣ１は、高電位側電源ＶＤＤからノードＮＣ８にのみ電流を流す回路である。第１のダイオード回路ＤＣ１は、ダイオード接続されたＰ型トランジスターＴＣ１２で構成される。即ち、Ｐ型トランジスターＴＣ１２のソースは電源ＶＤＤに接続され、ゲートとドレインはノードＮＣ８に共通接続される。なお、第１のダイオード回路ＤＣ１は、上記の構成に限定されず、例えばダイオード素子や、半導体素子の寄生ダイオード（例えばトランジスター内のＰＮ接合）等であってもよい。

このように第１のダイオード回路ＤＣ１を設けることで、キャパシターＣＣ１に５Ｖを保持させることができる。即ち、図４に示すように、駆動ノードＮＣ７が０Ｖのとき電源ＶＤＤから第１のダイオード回路ＤＣ１を介してノードＮＣ８がチャージされ、キャパシターＣＣ１の両端の電位差が５Ｖになる。実際には第１のダイオード回路ＤＣ１の順方向電圧（例えば０．６Ｖ）だけ５Ｖから下がり、４．４Ｖとなる。

そして、図５に示すように、駆動ノードＮＣ７が５Ｖのとき、キャパシターＣＣ１が保持する５ＶによってノードＮＣ８が１０Ｖに昇圧される。このとき、第１のダイオード回路ＤＣ１には逆電圧が掛かるので第１のダイオード回路ＤＣ１に電流は流れない。

以上に説明したハイサイド側のＮ型トランジスターＴＣ１０、プリドライバー１２０、第１のダイオード回路ＤＣ１、第１のキャパシターＣＣ１の構成によって、次の動作が実現される。

即ち、ハイサイド側のＮ型トランジスターＴＣ１０がオフになる第１期間Ｔ１では、低電位側電源ＶＳＳの電圧（０Ｖ）がプリドライバー用低電位側電源（ノードＮＣ７）の電圧として供給され、高電位側電源ＶＤＤの電圧（５Ｖ）が第１のダイオード回路ＤＣ１を介してプリドライバー用高電位側電源（ノードＮＣ８）の電圧（４．４Ｖ）として供給される。

また、ハイサイド側のＮ型トランジスターＴＣ１０がオンになる第２期間Ｔ２では、高電位側電源ＶＤＤの電圧（５Ｖ）がＮ型トランジスターＴＣ１０と駆動ノードＮＣ７を介してプリドライバー用低電位側電源（ノードＮＣ７）の電圧として供給され、駆動ノードＮＣ７が高電位側電源ＶＤＤの電圧（５Ｖ）に上昇したことで第１のキャパシターＣＣ１を介して昇圧された電圧（９．４Ｖ）がプリドライバー用高電位側電源（ノードＮＣ８）の電圧として供給される。

具体的には、第２期間Ｔ２の開始時には、第１期間Ｔ１の終了時と同じく駆動ノードＮＣ７が０Ｖであり、プリドライバー用高電位側電源が４．４Ｖである。第２期間Ｔ２ではプリドライバー１２０がハイレベル（４．４Ｖ）を出力するのでハイサイド側のＮ型トランジスターＴＣ１０のゲート−ソース間が４．４Ｖとなりオンする。そして、駆動ノードＮＣ７が５Ｖとなり、上述のようにプリドライバー用高電位側電源が９．４Ｖとなり、プリドライバー１２０のハイレベルが９．４Ｖとなる。ハイサイド側のＮ型トランジスターＴＣ１０のソースとドレインは５Ｖだが、ゲートに９．４Ｖが入力され、オンが維持される。

このようにしてプリドライバー用高電位側電源とプリドライバー用低電位側電源の電位差を第１期間Ｔ１において５Ｖ（４．４Ｖ）に設定でき、第２期間Ｔ２において５Ｖに維持できる。これにより、プリドライバー１２０のトランジスターＴＣ６〜ＴＣ９には５Ｖを超える電圧が掛かることはないので、５Ｖ耐圧のトランジスターを用いることができる。

次に、レベルシフター１１０について説明する。

レベルシフター１１０は、低電位側電源ＶＳＳの電圧（０Ｖ）と高電位側電源ＶＤＤの電圧（５Ｖ）を電圧レベルとする制御信号ＳＩＮをレベルシフトしてプリドライバー１２０に出力する。レベルシフター１１０は、ブリッジ回路１３０のハイサイド側のＮ型トランジスターＴＣ１０がオフになる第１期間Ｔ１では、駆動ノードＮＣ７の電圧（０Ｖ）を出力する。一方、Ｎ型トランジスターＴＣ１０がオンになる第２期間Ｔ２では、高電位側電源ＶＤＤの電圧（５Ｖ）を昇圧することで、プリドライバー１２０の高電位側電源であるプリドライバー用高電位側電源の電圧（９．４Ｖ）に対応する電圧を出力する。

このようにすれば、第１期間Ｔ１においてプリドライバー１２０のローレベルに対応する電圧（０Ｖ）をレベルシフター１１０が出力し、第２期間Ｔ２においてプリドライバー１２０のハイレベルに対応する電圧（９．４Ｖ）を出力できる。また、ハイレベルに対応する電圧（９．４Ｖ）を昇圧により得ることで、レベルシフター１１０を５Ｖ耐圧（ゲート−ソース間耐圧、ソース−ドレイン間耐圧）のトランジスターで構成することが可能となる。

即ち、図４に示すように、第１期間Ｔ１ではレベルシフター１１０の出力ノードＮＣ３と駆動ノードＮＣ７がショートすることで、プリドライバー１２０のトランジスターＴＣ７のゲート−ソースがショートされる。これにより、プリドライバー１２０のローレベル入力を確定できる。

また、図５に示すように、第２期間Ｔ２ではレベルシフター１１０の出力ノードＮＣ３がプリドライバー１２０のノードＮＣ８の電圧と同じ電圧（９．４Ｖ）になることで、プリドライバー１２０のトランジスターＴＣ８のゲート−ソースが同じ電圧となる。これにより、プリドライバー１２０のハイレベル入力を確定できる。

また、常にレベルシフター１１０に１０Ｖの電源が供給される場合を考えると、レベルシフター１１０は０Ｖと１０Ｖを電源として動作することになり、１０Ｖ耐圧のトランジスターが必要となる。この点、本実施形態によれば第２期間Ｔ２においてキャパシターＣＣ２による昇圧を行うことで９．４Ｖを発生する。このように昇圧によって一時的に９．４Ｖを発生させることで、トランジスターのゲート−ソース間及びソース−ドレイン間に掛かる電圧を５Ｖにできる。

また本実施形態では、トランジスターＴＣ１（第１のトランジスター）は、レベルシフター１１０の出力（ノードＮＣ３）と駆動ノードＮＣ７との間に設けられ、第１期間Ｔ１ではオンになり、第２期間Ｔ２ではオフになる。

このようにすれば、第１期間Ｔ１においてトランジスターＴＣ１がオンすることでレベルシフター１１０の出力と駆動ノードＮＣ７をショートでき、レベルシフター１１０が駆動ノードＮＣ７の電圧（０Ｖ）を出力できる。また、第２期間Ｔ２においてトランジスターＴＣ１がオフすることでレベルシフター１１０の出力と駆動ノードＮＣ７（５Ｖ）を遮断でき、レベルシフター１１０が、プリドライバー１２０のハイレベルに対応する電圧（９．４Ｖ）を出力できる。

また本実施形態では、レベルシフター１１０は、制御信号ＳＩＮが入力される論理反転回路ＩＶＣと、高電位側電源ＶＤＤのノードと昇圧用ノードＮＣ２との間に設けられる第２のダイオード回路と、を含む。また、キャパシターＣＣ２（第２のキャパシター）は、論理反転回路の出力（ノードＮＣ１）と昇圧用ノードＮＣ２との間に設けられる。トランジスターＴＣ２（第２のトランジスター）は、昇圧用ノードＮＣ２とレベルシフター１１０の出力との間に設けられ、第１期間Ｔ１ではオフになり、第２期間Ｔ２ではオンになる。

具体的には、論理反転回路ＩＶＣは、トランジスターＴＣ４、ＴＣ５で構成される。この論理反転回路ＩＶＣの電源はＶＤＤ（５Ｖ）とＶＳＳ（０Ｖ）である。第２のダイオード回路は、ダイオード素子ＤＣ２で構成される。ダイオード素子ＤＣ２のアノードは電源ＶＤＤに接続され、カソードは昇圧用ノードＮＣ２に接続される。なお、第２のダイオード回路は、ダイオード素子ＤＣ２に限定されず、例えばダイオード接続されたトランジスター等であってもよい。

このように第２のダイオード回路（ＤＣ２）と第２のキャパシターＣＣ２を設けることで、電源ＶＤＤの電圧（５Ｖ）を昇圧し、ハイレベルに対応する電圧（９．４Ｖ）を生成することが可能になる。また第２期間Ｔ２で第２のトランジスターＴＣ２がオンになることで、レベルシフター１１０が、ハイレベルに対応する電圧（９．４Ｖ）を出力できる。

即ち、図４に示すように、第１期間Ｔ１では制御信号ＳＩＮがハイレベル（５Ｖ）であり、論理反転回路ＩＶＣの出力ノードＮＣ１はローレベル（０Ｖ）である。このとき、電源ＶＤＤから第２のダイオード回路（ＤＣ２）を介して昇圧用ノードＮＣ２がチャージされ、第２のキャパシターＣＣ２の両端の電位差が５Ｖになる。実際には第２のダイオード回路（ＤＣ２）の順方向電圧（例えば０．６Ｖ）だけ５Ｖから下がり、４．４Ｖとなる。第２のトランジスターＴＣ２はオフなので昇圧用ノードＮＣ２と出力ノードＮＣ３が遮断され、駆動ノードＮＣ７の電圧（０Ｖ）が出力される。

図５に示すように、第２期間Ｔ２では制御信号ＳＩＮがローレベル（０Ｖ）であり、論理反転回路ＩＶＣの出力ノードＮＣ１はハイレベル（５Ｖ）である。第２のキャパシターＣＣ２が５Ｖを保持しているので、昇圧用ノードＮＣ２が１０Ｖ（９．４Ｖ）に昇圧される。このとき、第２のダイオード回路（ＤＣ２）には逆電圧が掛かるので第２のダイオード回路（ＤＣ２）に電流は流れない。第２のトランジスターＴＣ２はオンなので昇圧用ノードＮＣ２と出力ノードＮＣ３が接続され、昇圧用ノードＮＣ２の電圧（９．４Ｖ）が出力される。

また本実施形態では、トランジスターＴＣ３（第３のトランジスター）は、第２のトランジスターＴＣ２のゲートと低電位側電源ＶＳＳのノードとの間に設けられ、第１期間Ｔ１ではオフになり、第２期間ではオンになる。抵抗素子ＲＣ１（第１の抵抗素子）は、第２のトランジスターＴＣ２のゲートと昇圧用ノードＮＣ２との間に設けられる。抵抗素子ＲＣ２（第２の抵抗素子）は、第２のトランジスターＴＣ２のゲートと第３のトランジスターＴＣ３との間に設けられる。

このように、抵抗素子ＲＣ１を設けることで第１期間Ｔ１において第２のトランジスターＴＣ２をオフにできる。また、第２期間Ｔ２において第３のトランジスターＴＣ３がオンになり、抵抗素子ＲＣ１、ＲＣ２により抵抗分割が行われることで、第２のトランジスターＴＣ２をオンにできる。

即ち、図４に示すように、第１期間Ｔ１では第３のトランジスターＴＣ３がオフになるので、抵抗素子ＲＣ１により第２のトランジスターＴＣ２のゲート−ソースがショートされ、第２のトランジスターＴＣ３がオフになる。

図５に示すように、第２期間Ｔ２では第３のトランジスターＴＣ３がオンになるので、キャパシターＣＣ２から抵抗素子ＲＣ１、ＲＣ２を介して低電位側電源ＶＳＳへ流れる電流経路が生じ、昇圧ノードＮＣ２の電圧９．４Ｖと低電位側電源ＶＳＳの電圧０Ｖが抵抗素子ＲＣ１、ＲＣ２によって分圧される。抵抗素子ＲＣ１、ＲＣ２の抵抗値をＲ１、Ｒ２とすると、例えばＲ２＝Ｒ１に設定される。この場合、分圧は９．４Ｖ／２＝４．７Ｖとなる。この電圧４．７Ｖが第２のトランジスターＴＣ２のゲート（ノードＮＣ４）入力される。第２のトランジスターＴＣ２のソース（昇圧用ノードＮＣ２）は９．４Ｖなので、第２のトランジスターＴＣ２はオンになる。なお、第３のトランジスターＴＣ３のオン抵抗は、抵抗素子ＲＣ１、ＲＣ２の抵抗値よりも十分小さくしておく。

また本実施形態では、第２のキャパシターＣＣ２の容量をＣ２とし、第１の抵抗素子ＲＣ１の抵抗値をＲ１とし、第２の抵抗素子ＲＣ２の抵抗値をＲ２とし、第１期間Ｔ１及び第２期間Ｔ２の繰り返し周期をＴＰとする場合に、Ｃ２×（Ｒ１＋Ｒ２）＞ＴＰである。

第１期間Ｔ１及び第２期間Ｔ２の繰り返し周期は、その繰り返しの１周期であり、第１期間Ｔ１の長さと第２期間Ｔ２の長さを加算したものである。図８等で後述するように制御信号ＳＩＮはＰＷＭ制御されており、そのＰＷＭ信号の１周期が第１期間Ｔ１及び第２期間Ｔ２の繰り返し周期である。また、第１期間Ｔ１においてブリッジ回路１３０のハイサイド側トランジスターＴＣ１０がオンになるので、ＰＷＭ信号のデューティーはＴ１／ＴＰである（制御信号ＳＩＮで考えた場合、ローアクティブなのでローレベルのデューティーになる）。

このようにＣ２×（Ｒ１＋Ｒ２）＞ＴＰに設定することで、昇圧用ノードＮＣ２の電圧低下の時定数Ｃ２×（Ｒ１＋Ｒ２）が周期ＴＰよりも長くなり、第２期間Ｔ２において昇圧用ノードＮＣ２の電圧（９．４Ｖ）を維持できる。

図５に示すように、第２期間Ｔ２ではトランジスターＴＣ３がオンしているため、キャパシターＣＣ２の電荷が抵抗素子ＲＣ１、ＲＣ２を介して電源ＶＳＳに放電され、昇圧用ノードＮＣ２の電圧が徐々に低下する。この電圧低下がプリドライバー１２０の論理閾値を下回った場合、プリドライバー１２０の出力がハイレベルからローレベルに反転してしまう。この点、本実施形態によれば、昇圧用ノードＮＣ２の電圧低下の時定数Ｃ２×（Ｒ１＋Ｒ２）がＰＷＭ信号の周期ＴＰよりも長いので、プリドライバー１２０のハイレベル入力、ハイレベル出力を維持できる。

なお、ＰＷＭ制御における第２期間Ｔ２の最大値に対して、昇圧用ノードＮＣ２の電圧がプリドライバー１２０の論理閾値を下回らないように時定数Ｃ２×（Ｒ１＋Ｒ２）を設定してもよい。

４．シミュレーション結果
図６に、図３の回路装置の動作シミュレーション結果を示す。図６には、制御信号ＳＩＮの電圧波形と、駆動ノードＮＣ７の電圧波形と、プリドライバー用高電位側電源のノードＮＣ８の電圧波形と、昇圧用ノードＮＣ２の電圧波形と、レベルシフター１１０の出力ノードＮＣ３の電圧波形を示す。

制御信号ＳＩＮの電圧波形は、入力波形として与えたものである。制御信号ＳＩＮがハイレベルの期間が第１期間Ｔ１であり、制御信号ＳＩＮがローレベルの期間が第２期間Ｔ２である。

ブリッジ回路１３０のハイサイド側トランジスターＴＣ１０がオフになる第１期間Ｔ１では、駆動ノードＮＣ７が０Ｖとなり、プリドライバー用高電位側電源のノードＮＣ８が４．４Ｖとなり、昇圧用ノードＮＣ２が４．４Ｖとなり、レベルシフター１１０の出力ノードＮＣ３が０Ｖとなっている。

また、ブリッジ回路１３０のハイサイド側トランジスターＴＣ１０がオンになる第２期間Ｔ２では、駆動ノードＮＣ７が５Ｖとなり、プリドライバー用高電位側電源のノードＮＣ８が９．４Ｖとなり、昇圧用ノードＮＣ２が９．４Ｖとなり、レベルシフター１１０の出力ノードＮＣ３が９．４Ｖとなっている。

このように、図４、図５で説明した通りの動作がシミュレーションにより再現されており、トランジスターの耐圧を５Ｖに抑えながらハイサイド側トランジスターＴＣ１０をＮ型トランジスターで構成できることが分かる。

５．回路装置の詳細構成
図７に、回路装置の詳細な構成例を示す。図７の回路装置は、スイッチングレギュレーター１０と、レギュレーター５０と、端子ＴＭＣ〜ＴＭＧを含む。スイッチングレギュレーター１０は、図３のレベルシフター１１０とプリドライバー１２０とブリッジ回路１３０に対応するドライバー１００を含む。なお、スイッチングレギュレーター１０の出力側には、回路装置（ＩＣ）の外付け部品として、インダクターＬＣ（コイル）、キャパシターＣＣ（コンデンサー）、電圧分割回路３０が設けられている。またレギュレーター５０の出力側には、回路装置の外付け部品として、安定化用のキャパシターＣＦ（コンデンサー）が設けられている。

スイッチングレギュレーター１０は、クロック信号に基づいて、電源ＶＤＤ１の電圧を生成するためのスイッチングレギュレート動作を行う。具体的にはスイッチングレギュレーター１０には、回路装置の端子ＴＭＥを介して電源ＶＤＤの電圧が入力される。そしてドライバー１００が有するブリッジ回路（図３のトランジスターＴＣ１０、ＴＣ１１）がオン・オフされるスイッチングレギュレート動作により、電源ＶＤＤの電圧を降圧した電源ＶＤＤ１の電圧が、ノードＮＤ１に生成される。

例えば、ブリッジ回路のトランジスターは、クロック信号に基づくＰＷＭ（Pulse Width Modulation）信号によりオン・オフされる。ブリッジ回路のハイサイド側トランジスター（図３のＴＣ１０）がオン・オフされることで、断続された直流電圧の信号である出力信号ＳＱが、回路装置の端子ＴＭＣを介して外部に出力される。この出力信号ＳＱは、例えばハイサイド側トランジスターのオン期間（図５の第２期間Ｔ２）において電源ＶＤＤの電圧になる信号である。この出力信号ＳＱが、インダクターＬＣとキャパシターＣＣから構成されるＬＣ回路に入力されることで、ノードＮＤ１に、電源ＶＤＤの電圧を降圧した電源ＶＤＤ１の電圧が生成される。

ハイサイド側トランジスターのオン期間においては、出力信号ＳＱとして電源ＶＤＤの電圧が出力され、インダクターＬＣにおいて電気エネルギーが磁気エネルギーに変換されて蓄積される。一方、ハイサイド側トランジスターのオフ期間においては、インダクターＬＤに蓄えられた磁気エネルギーが電気エネルギーとしてローサイド側トランジスター（図３のＴＣ１１）を介して放電される。このオン期間とオン・オフ周期の時間比であるデューティー比により、電源ＶＤＤ１の電圧の大きさが設定される。

具体的には、電圧分割回路３０が、電源ＶＤＤ１の電圧を電圧分割したフィードバック電圧ＶＦＢを生成する。例えば電圧分割回路３０は、ＶＤＤ１のノードとＶＳＳのノードの間に直列接続された抵抗素子ＲＤ１、ＲＤ２を有し、これらの抵抗素子ＲＤ１、ＲＤ２により電圧分割された電圧がフィードバック電圧ＶＦＢとして、回路装置の端子ＴＭＤを介してスイッチングレギュレーター１０に入力される。スイッチングレギュレーター１０では、例えば基準電圧とフィードバック電圧ＶＦＢの比較処理が行われ、比較処理の結果に基づいてＰＷＭ信号が生成される。そしてＰＷＭ信号に基づいてスイッチングトランジスターのオン・オフが制御されて、電源ＶＤＤ１の定電圧がノードＮＤ１に生成されるようになる。

レギュレーター５０は、電源ＶＤＤ１の電圧を降圧して、電源ＶＤＤ２の定電圧を生成して出力ノードＮＦ１に出力する。例えば図７では、スイッチングレギュレーター１０により生成された電源ＶＤＤ１の電圧が、回路装置の端子ＴＭＦを介してレギュレーター５０に入力される。レギュレーター５０は、例えばリニアレギュレーター（シリーズレギュレーター）であり、電源ＶＤＤ１の電圧を降圧した電源ＶＤＤ２の定電圧を生成して、回路装置の端子ＴＭＧを介して外部に出力し、負荷２００に対して供給する。

６．スイッチングレギュレーター、レギュレーター
図８に、スイッチングレギュレーター１０とレギュレーター５０の詳細な構成例を示す。

レギュレーター５０は、駆動トランジスターＴＦ２と、電圧分割回路５２と、演算増幅器ＯＰＦを含む。Ｐ型の駆動トランジスターＴＦ２のソースは、電源ＶＤＤ１のノードに接続され、駆動トランジスターＴＦ２のドレインは、レギュレーター５０の出力ノードＮＢ１に接続され、駆動トランジスターＴＦ２のゲートは演算増幅器ＯＰＦの出力端子に接続される。

電圧分割回路５２は、出力ノードＮＦ１と電源ＶＳＳの電圧との間に直列に接続される抵抗素子ＲＦ１、ＲＦ２を有する。そして、電源ＶＤＤ２の電圧と電源ＶＳＳの電圧の間の分割電圧ＶＤＶを、抵抗素子ＲＦ１、ＲＦ２の接続ノードＮＦ２に生成する。

演算増幅器ＯＰＦは、第１の入力端子（反転入力端子）に基準電圧ＶＲＦが入力され、第２の入力端子（非反転入力端子）に分割電圧ＶＤＶが入力される。そして駆動トランジスターＴＦ２の制御信号ＯＰＱを演算増幅器ＯＰＦの出力端子に出力する。基準電圧ＶＲＦは、例えばスイッチングレギュレーター１０が有する基準電圧生成回路２２から供給される。

演算増幅器ＯＰＦと駆動トランジスターＴＦ２と電圧分割回路５２は負帰還ループを形成しており、その負帰還ループにより分割電圧ＶＤＶが基準電圧ＶＲＦとなるように制御される。これにより、電源ＶＤＤ２が定電圧に保たれる。

スイッチングレギュレーター１０は、クロック信号ＣＬＫを生成する発振回路１２と、発振回路１２からのクロック信号ＣＬＫに基づいて、スイッチングレギュレート動作のためのＰＷＭ制御を行うＰＷＭ回路１４を含む。発振回路１２は例えばＣＲ発振回路などにより実現できる。

またスイッチングレギュレーター１０は、三角波発生回路１６、ドライバー１００、電流検出回路２０、基準電圧生成回路２２、演算増幅器ＯＰＥ、キャパシターＣＥ、抵抗素子ＲＥ、比較回路ＣＰＥを含む。ドライバー１００は、プリドライバー部１８、ハイサイド側のＮ型トランジスターＴＣ１０、ローサイド側のＮ型トランジスターＴＣ１１を含む。なお、プリドライバー部１８は、図３のレベルシフター１１０とプリドライバー１２０とダイオード回路ＤＣ１とキャパシターＣＣ１に対応する。

誤差増幅器として動作する演算増幅器ＯＰＥは、第１の入力端子（反転入力端子）に、電圧分割回路３０からのフィードバック電圧ＶＦＢが入力され、第２の入力端子（非反転入力端子）に、基準電圧生成回路２２からの基準電圧ＶＲＦが入力される。そして演算増幅器ＯＰＥの出力信号ＶＥＲ（誤差信号）は、コンパレーター等により実現される比較回路ＣＰＥの第１の入力端子（反転入力端子）に入力される。また三角波発生回路１６からの三角波信号ＶＣＷが、比較回路ＣＰＥの第２の入力端子（非反転入力端子）に入力される。そしてＰＷＭ回路１４は、比較回路ＣＰＥの出力信号ＶＣとクロック信号ＣＬＫに基づいてＰＷＭ信号ＶＰＷ（図３のＳＩＮ）を生成する。このＰＷＭ信号ＶＰＷは、プリドライバー部１８を介してトランジスターＴＣ１０、ＴＣ１１のゲートに入力される。

電源ＶＤＤのノードとハイサイド側トランジスターＴＣ１０との間には、ハイサイド側トランジスターＴＣ１０に流れる電流を検出する電流検出回路２０が設けられる。そして電流検出回路２０の電流検出結果に応じて三角波発生回路１６での三角波の傾きが制御される。

比較回路ＣＰＥは、三角波発生回路１６からの三角波信号ＶＣＷと演算増幅器ＯＰＥの出力信号ＶＥＲの電圧を比較する。そして、三角波信号ＶＣＷの方が演算増幅器ＯＰＥの出力信号ＶＥＲよりも電圧が高い場合には、ＰＷＭ回路１４から出力されるＰＷＭ信号ＶＰＷがアクティブ（例えばローレベル）になる。一方、演算増幅器ＯＰＥの出力信号ＶＥＲの方が三角波信号ＶＣＷよりも電圧が高い場合には、ＰＷＭ信号ＶＰＷが非アクティブ（例えばハイレベル）になる。

ＰＷＭ信号ＶＰＷが非アクティブになる期間は、ハイサイド側トランジスターＴＣ１０のオフ期間（第１期間Ｔ１）に対応し、ＰＷＭ信号ＶＰＷがアクティブになる期間は、ハイサイド側トランジスターＴＣ１０のオン期間（第２期間Ｔ２）に対応する。例えばオン期間の長さをＴＯＮ、オフ期間の長さをＴＯＦＦと表した場合に、電源ＶＤＤの電圧を降圧するスイッチングレギュレーター１０が生成する電源ＶＤＤ１の電圧は、ＶＤＤ１＝｛ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）｝×ＶＤＤと表すことができる。

７．電子機器
図９に、本実施形態の回路装置が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、回路装置２７０、これらの各部を接続するバス３４０、モーター２８０を含む。なお、以下では、電子機器として、モーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器（例えばスマートフォン、携帯電話機、デジタルカメラ、ビデオカメラ、カーナビゲーションシステム、ロボット、ゲーム機、時計、健康器具、或いは情報処理装置等）に適用可能である。

入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて回路装置２７０に指示を送り、回路装置２７０は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。

回路装置２７０は、図７等で説明したようにスイッチングレギュレーター１０、レギュレーター５０を有する。スイッチングレギュレーター１０は、モーター２８０の駆動用の電源ＶＤＤ（高電圧電源）の電圧を降圧して、電源ＶＤＤ１の電圧を生成する。レギュレーター５０は、この電源ＶＤＤ１の電圧を降圧して電源ＶＤＤ２の電圧を生成する。処理部３００、記憶部３１０、入出力部３３０等は、この電源ＶＤＤ２の電圧に基づいて動作する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電子機器の構成・動作や、電源電圧の生成手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ スイッチングレギュレーター、１２ 発振回路、１４ ＰＷＭ回路、
１６ 三角波発生回路、１８ プリドライバー部、２０ 電流検出回路、
２２ 基準電圧生成回路、３０ 電圧分割回路、５０ レギュレーター、
５２ 電圧分割回路、１００ ドライバー、１１０ レベルシフター、
１２０ プリドライバー、１３０ ブリッジ回路、２００ 負荷、
２７０ 回路装置、２８０ モーター、３００ 処理部、３１０ 記憶部、
３２０ 操作部、３３０ 入出力部、３４０ バス、
ＣＣ１ 第１のキャパシター、ＣＣ２ 第２のキャパシター、
ＤＣ１ 第１のダイオード回路、ＤＣ２ ダイオード素子（第２のダイオード回路）、
ＨＢＢ ブリッジ回路、ＩＶＣ 論理反転回路、ＮＣ２ 昇圧用ノード、
ＮＣ７ 駆動ノード、ＮＣ８ プリドライバー用高電位側電源のノード、
ＲＣ１ 抵抗素子、ＳＩＮ 制御信号、Ｔ１ 第１期間、Ｔ２ 第２期間、
ＴＣ１ 第１のトランジスター、ＴＣ２ 第２のトランジスター、
ＴＣ３ 第３のトランジスター、
ＴＣ１０ Ｎ型トランジスター（ハイサイド側トランジスター）、
ＴＰ 周期、ＶＤＤ 高電位側電源、ＶＳＳ 低電位側電源

Claims (10)

1. ソース及びドレインの一方に高電位側電源の電圧が供給され、前記ソース及び前記ドレインの他方のノードである駆動ノードから駆動電流を出力するＮ型トランジスターと、
   前記Ｎ型トランジスターをスイッチング制御する駆動信号を前記Ｎ型トランジスターのゲートに出力するプリドライバーと、
   を含み、
   前記プリドライバーの低電位側電源であるプリドライバー用低電位側電源の電圧として、前記駆動ノードの電圧が供給されることを特徴とする回路装置。
2. 請求項１において、
   前記プリドライバーの高電位側電源であるプリドライバー用高電位側電源のノードと、前記駆動ノードとの間に設けられる第１のキャパシターを含むことを特徴とする回路装置。
3. 請求項２において、
   前記高電位側電源のノードと前記プリドライバー用高電位側電源のノードの間に設けられる第１のダイオード回路を含むことを特徴とする回路装置。
4. 請求項３において、
   前記Ｎ型トランジスターがオフになる第１期間では、低電位側電源の電圧が前記プリドライバー用低電位側電源の電圧として供給され、前記高電位側電源の電圧が前記第１のダイオード回路を介して前記プリドライバー用高電位側電源の電圧として供給され、
   前記Ｎ型トランジスターがオンになる第２期間では、前記高電位側電源の電圧が前記Ｎ型トランジスターと前記駆動ノードを介して前記プリドライバー用低電位側電源の電圧として供給され、前記駆動ノードが前記高電位側電源の電圧に上昇したことで前記第１のキャパシターを介して昇圧された電圧が、前記プリドライバー用高電位側電源の電圧として供給されることを特徴とする回路装置。
5. 請求項１乃至４のいずれかにおいて、
   低電位側電源の電圧と前記高電位側電源の電圧を電圧レベルとする制御信号をレベルシフトして前記プリドライバーに出力するレベルシフターを含み、
   前記レベルシフターは、
   前記Ｎ型トランジスターがオフになる第１期間では、前記駆動ノードの電圧を出力し、
   前記Ｎ型トランジスターがオンになる第２期間では、前記高電位側電源の電圧を昇圧することで、前記プリドライバーの高電位側電源であるプリドライバー用高電位側電源の電圧に対応する電圧を出力することを特徴とする回路装置。
6. 請求項５において、
   前記レベルシフターは、
   前記レベルシフターの出力と前記駆動ノードとの間に設けられ、前記第１期間ではオンになり、前記第２期間ではオフになる第１のトランジスターを有する回路装置。
7. 請求項５又は６において、
   前記レベルシフターは、
   前記制御信号が入力される論理反転回路と、
   前記論理反転回路の出力と昇圧用ノードとの間に設けられる第２のキャパシターと、
   前記高電位側電源のノードと前記昇圧用ノードとの間に設けられる第２のダイオード回路と、
   前記昇圧用ノードと前記レベルシフターの出力との間に設けられ、前記第１期間ではオフになり、前記第２期間ではオンになる第２のトランジスターと、
   を有することを特徴とする回路装置。
8. 請求項７において、
   前記レベルシフターは、
   前記第２のトランジスターのゲートと前記低電位側電源のノードとの間に設けられ、前記第１期間ではオフになり、前記第２期間ではオンになる第３のトランジスターと、
   前記第２のトランジスターのゲートと前記昇圧用ノードとの間に設けられる第１の抵抗素子と、
   前記第２のトランジスターのゲートと前記第３のトランジスターとの間に設けられる第２の抵抗素子と、
   を有することを特徴とする回路装置。
9. 請求項８において、
   前記第２のキャパシターの容量をＣ２とし、前記第１の抵抗素子の抵抗値をＲ１とし、前記第２の抵抗素子の抵抗値をＲ２とし、前記第１期間及び前記第２期間の繰り返し周期をＴＰとする場合に、
   Ｃ２×（Ｒ１＋Ｒ２）＞ＴＰであることを特徴とする回路装置。
10. 請求項１乃至９のいずれかに記載された回路装置を含むことを特徴とする電子機器。

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