JP2010004198A - レベルシフト回路及びパワー半導体装置 - Google Patents
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Abstract
【解決手段】レベルシフト回路10が有するトランジスタM5は、V_BOOTとV_LXの間に結合され、ハイサイドNMOSトランジスタMAのゲートを駆動するための出力信号を生成する。V_BOOTは、ブートストラップ回路11によってV_LXを基準に生成される。V_LXは、トランジスタMAのソース電位である。PMOSトランジスタM3は、ソースとバックゲートがV_BOOTに、ドレインがトランジスタMAのゲートに結合される。クランプ・トランジスタM11は、ゲートがトランジスタMAのソースに、ソースとバックゲートがトランジスタM3のドレインに結合される。クランプ・トランジスタM12は、ゲートがトランジスタMAのソースに、ソースとバックゲートがトランジスタM3のゲートに結合される。
【選択図】図2
Description
VCC :5V
GND :0V
V_IN :0〜5V
V_OUT :0〜10V
V_BOOT:5〜10V
V_LX :0〜5V
V_HG :0〜10V
V_LG :0〜5V
<状態S1>
V_INが0V。トランジスタMAがオフ。V_LXが0V。V_BOOTが5V。
<状態S2>
V_INが5V。トランジスタMAがオフからオンに切り替わる。V_LXが0V、V_BOOTが5Vに維持されている。
<状態S3>
V_INが5V。トランジスタMAがオン。V_LXが5V。V_BOOTが10V。
<状態S4>
V_INが0V。トランジスタMAがオンからオフに切り替わる。V_LXが5V、V_BOOTが10Vに維持されている。
10 レベルシフト回路
11 ブートストラップ回路
12、13 駆動バッファ
100 クランプ回路
MA ハイサイドNMOS
MB ローサイドNMOS
M11〜M16 クランプ・トランジスタ
Claims (8)
- ハイサイド・スイッチング素子としてのハイサイドNMOSトランジスタ及びローサイド・スイッチング素子と、前記ハイサイドNMOSトランジスタのソース電位に対して所定のレベルだけ高電位側にシフトさせた第1の電位を生成するブートストラップ回路とを有するパワー半導体装置に結合して使用されるレベルシフト回路であって、
ソース・ドレイン経路が前記第1の電位と前記ソース電位との間に結合され、前記ハイサイドNMOSトランジスタのゲートを駆動するための出力信号を生成する駆動トランジスタと、
ソース及びバックゲートが前記第1の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される第1のPMOSトランジスタと、
ゲートが前記ハイサイドNMOSトランジスタのソース電位に結合され、ソース及びバックゲートが前記第1のPMOSトランジスタのドレインに結合されるPMOS型の第1のクランプ・トランジスタと、
ゲートが前記ハイサイドNMOSトランジスタのソース電位に結合され、ソース及びバックゲートが前記第1のPMOSトランジスタのゲートに結合されるPMOS型の第2のクランプ・トランジスタと、
を備えるレベルシフト回路。 - ソース及びバックゲートがグランド電位に結合され、PWM制御信号がゲートに供給される第1のNMOSトランジスタと、
ソース及びバックゲートがグランド電位に結合され、前記PWM制御信号の反転信号がゲートに供給される第2のNMOSトランジスタと、
ソース及びバックゲートが前記第1の電位に結合され、ドレインが前記第1のPMOSトランジスタのゲート及び前記第2のクランプ・トランジスタのソースに結合される第2のPMOSトランジスタとをさらに備え、
前記第1のクランプ・トランジスタのソース・ドレイン経路は、前記第1のPMOSトランジスタのドレインと前記第1のNMOSトランジスタのドレインの間に結合され、
前記第2のクランプ・トランジスタのソース・ドレイン経路は、前記第2のPMOSトランジスタのドレインと前記第2のNMOSトランジスタのドレインの間に結合される、
請求項1に記載のレベルシフト回路。 - 前記第1のクランプ・トランジスタのドレインと前記第1のNMOSトランジスタのドレインの間に直列に接続されるPMOS型の第3のクランプ・トランジスタ及びNMOS型の第4のクランプ・トランジスタと、
前記第2のクランプ・トランジスタのドレインと前記第2のNMOSトランジスタのドレインの間に直列に接続されるPMOS型の第5のクランプ・トランジスタ及びNMOS型の第6のクランプ・トランジスタとをさらに備え、
前記第3及び第5のクランプ・トランジスタのゲートはグランド電位に結合され、
前記第4及び第6のクランプ・トランジスタのゲートは電源電位に結合される、
請求項2に記載のレベルシフト回路。 - 前記第3のクランプ・トランジスタのソース及びバックゲートは、前記第1のクランプ・トランジスタのドレインに結合され、
前記第3のクランプ・トランジスタのドレインは、前記第4のクランプ・トランジスタのドレインに結合され、
前記第4のクランプ・トランジスタのソース及びバックゲートは、前記第1のNMOSトランジスタのドレインに結合され、
前記第5のクランプ・トランジスタのソース及びバックゲートは、前記第2のクランプ・トランジスタのドレインに結合され、
前記第5のクランプ・トランジスタのドレインは、前記第6のクランプ・トランジスタのドレインに結合され、
前記第6のクランプ・トランジスタのソース及びバックゲートは、前記第2のNMOSトランジスタのドレインに結合される、
請求項3に記載のレベルシフト回路。 - ソースが前記第1の電位に結合され、ゲートが前記第2のPMOSトランジスタのドレインに結合される第3のPMOSトランジスタと、
ソースが前記ハイサイドNMOSトランジスタのソースに結合され、ドレインが前記駆動トランジスタのドレインに結合され、ゲートが前記第3のPMOSトランジスタのドレインに結合される第3のNMOSトランジスタと、
ソースが前記ハイサイドNMOSトランジスタのソースに結合され、ドレインが前記第3のPMOSトランジスタのドレインに結合され、ゲートが前記駆動トランジスタのドレインに結合される第4のNMOSトランジスタと、
をさらに備える、請求項2乃至4のいずれか1項に記載のレベルシフト回路。 - ハイサイド・スイッチング素子としてのハイサイドNMOSトランジスタ及びローサイド・スイッチング素子と、前記ハイサイドNMOSトランジスタのソース電位に対して所定のレベルだけ高電位側にシフトさせた第1の電位を生成するブートストラップ回路とを有するパワー半導体装置に結合して使用されるレベルシフト回路であって、
ソース・ドレイン経路が前記第1の電位と前記ソース電位との間に結合され、前記ハイサイドNMOSトランジスタのゲートを駆動するための出力信号を生成する駆動トランジスタと、
ソース及びバックゲートが前記第1の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される第1のPMOSトランジスタと、
前記ハイサイドNMOSトランジスタのソース電位がバイアス電圧として供給され、前記第1のPMOSトランジスタのゲート電位及びドレイン電位を前記ハイサイドNMOSトランジスタのソース電位以上にクランプするクランプ回路と、
を備えるレベルシフト回路。 - ハイサイド・スイッチング素子としてのハイサイドNMOSトランジスタ及びローサイド・スイッチング素子と、
前記ハイサイドNMOSトランジスタのソース電位を高電位側にレベルシフトさせた第1の電位を生成するブートストラップ回路と、
ソース・ドレイン経路が前記第1の電位と前記ソース電位との間に結合され、前記ハイサイドNMOSトランジスタのゲートを駆動するための出力信号を生成する駆動トランジスタと、
ソース及びバックゲートが前記第1の電位に結合され、ドレインが前記駆動トランジスタのゲートに結合される第1のPMOSトランジスタと、
ゲートが前記ハイサイドNMOSトランジスタのソース電位に結合され、ソース及びバックゲートが前記第1のPMOSトランジスタのドレインに結合されるPMOS型の第1のクランプ・トランジスタと、
ゲートが前記ハイサイドNMOSトランジスタのソース電位に結合され、ソース及びバックゲートが前記第1のPMOSトランジスタのゲートに結合されるPMOS型の第2のクランプ・トランジスタと、
を備えるパワー半導体装置。 - 第1の制御信号と前記第1の制御信号の電圧値よりも所定の電位だけ高電位側にシフトした電圧値を有する第2の制御信号とが供給され、第1の駆動制御信号が入力されるレベルシフト回路であって、
前記第1の駆動制御信号の電圧レベルをレベルシフトした第2の駆動制御信号を出力する駆動トランジスタと
レベルシフト用に前記第2の制御信号が供給され、且つ、前記第1の駆動制御信号に基づき制御される第1のトランジスタと
前記第1の駆動制御信号が入力される第2のトランジスタと、
前記第1および第2のトランジスタの間に挿入され、且つ、ゲートに前記第1の制御信号が印加される、前記第1のトランジスタのドレイン電位をクランプするためのクランプ用トランジスタと、
を備えるレベルシフト回路。
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