KR100807205B1 - 파워 디바이스의 구동회로 - Google Patents

파워 디바이스의 구동회로 Download PDF

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카즈히로 시미쯔
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미쓰비시덴키 가부시키가이샤
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Abstract

고전위측 기준전위의 음의 노이즈, dv/dt에 의한 오신호의 전달을 막을 수 있는 파워 디바이스의 구동회로를 얻는다. 파워 디바이스를 각각 온 상태·오프 상태로 제어하기 위한 온 신호와 오프 신호를 레벨 시프트하여 출력하는 레벨 시프트 회로와, 온 신호와 오프 신호가 양쪽 모두 제1의 임계값 레벨보다 낮을 경우에, 온 신호와 오프 신호의 전달을 저지하는 마스크 회로와, 마스크 회로의 앞단에 설치되고, 온 신호와 오프 신호가 양쪽 모두 제2의 임계값 레벨보다 낮을 경우에, 온 신호의 전달 경로와 오프 신호의 전달 경로를 단락하는 단락 회로를 가지고, 제2의 임계값 레벨은 제1의 임계값 레벨보다도 높다.
Figure R1020060117446
파워 디바이스, 레벨 시프트 회로, 마스크 회로, 단락 회로

Description

파워 디바이스의 구동회로{DRIVE CIRCUIT FOR DRIVING POWER DEVICE}
도 1은 본 발명의 실시예 1에 따른 파워 디바이스의 구동회로를 나타내는 도면,
도 2는 마스크 회로를 나타내는 도면,
도 3은 도 1의 구동회로의 타이밍 차트,
도 4는 도 3(a)의 주요부 나타내는 확대도,
도 5는 단락 회로의 NMOS트랜지스터를 나타내는 단면도,
도 6은 본 발명의 실시예 2에 따른 파워 디바이스의 구동회로를 나타내는 도면,
도 7은 도 6의 구동회로의 타이밍 차트,
도 8은 본 발명의 실시예 3에 따른 파워 디바이스의 구동회로를 나타내는 도면,
도 9는 단락 회로의 2개의 PMOS트랜지스터를 나타내는 단면도를 나타내는 도면,
도 10은 단락 회로의 PMOS트랜지스터의 동작을 나타내는 도면,
도 11은 종래의 파워 디바이스의 구동회로를 나타내는 도면,
도 12는 도 11의 구동회로의 타이밍 차트이다.
[도면의 주요부분에 대한 부호의 설명]
10 : 레벨 시프트 회로 13 : 단락 회로
17 : 마스크 회로 25 : NMOS트랜지스터
26 : AND 게이트 27, 28 : 인버터 게이트
29 : 지연회로 30 : 제1의 PMOS트랜지스터
31 : 제2의 PMOS트랜지스터
본 발명은, IGBT나 MOSFET등의 파워 디바이스를 구동하기 위한 구동회로에 관하며, 특히 고전위측 기준전위의 음의 노이즈, dv/dt에 의한 오신호의 전달을 막을 수 있는 파워 디바이스의 구동회로에 관한 것이다.
도 11은 종래의 파워 디바이스의 구동회로를 나타내는 도면이다. 이 구동회로는, 레벨 시프트 회로(10)와, 전달 회로(11)와, 드라이버 회로(12)를 가진다. 그리고, 레벨 시프트 회로(10)는, 저항R1, R2과, 고내압NMOS트랜지스터T1, T2를 가진다. 또한 전달 회로(11)는, RS형 플립플롭(16)과, 마스크 회로(17)를 가진다. 그리고, 마스크 회로(17)는, 도 2에 나타나 있는 바와 같이 인버터 게이트(18, 19)와, NAND게이트(20, 21)와, NOR게이트(22, 23)와, AND게이트(24)를 가진다.
레벨 시프트 회로(10)에 대하여, 파워 디바이스의 온·오프 동작을 제어하기 위한 온 신호와 오프 신호가 입력된다. 온 신호와 오프 신호는, 저전위측의 제어회로(32)로부터 출력되는 펄스 모양의 신호이며, 레벨 시프트 회로(10)의 고내압NMOS트랜지스터T1, T2에 입력되어, 고전위로 레벨 시프트 된다. 레벨 시프트 된 온 신호와 오프 신호는, 전달 회로(11) 및 드라이버 회로(12)를 통해 파워 디바이스(도시 생략)에 전달된다.
일반적으로, 구동회로에 의해 구동되는 파워 디바이스의 부하는 모터나 형광등 등의 인덕턴스 부하일 경우가 많다. 이들의 인덕턴스 부하나, 프린트 기판상의 배선 등에 의한 기생 인덕턴스 성분 등에 영향을 받아, 스위칭시에 구동회로의 그라운드(33)의 전위(고전위측 기준전위)의 음의 노이즈나 dv/dt에 의해 고전위측 기준전위가 그라운드(14)의 전위에 대하여 음의 측으로 변동하는 경우가 있다.
이 경우, 고내압NMOS트랜지스터T1, T2의 기생 용량, 기생 다이오드 등에 의해 그라운드(33)에 접속된 저항R1, R2에 전류가 흘러, 전압강하가 생기고, 온 신호와 오프 신호가 급격하게 저하하여 오신호가 된다. 이 오신호가 전달되어 파워 디바이스의 오동작을 초래한다는 문제가 있었다.
그래서, 이 오동작을 막기 위해, 마스크 회로(17)를 설치하고, 온 신호와 오프 신호가 양쪽 모두 제1의 임계값 레벨보다 낮을 경우에, 온 신호와 오프 신호의 RS형 플립플롭(16)로의 전달을 저지하고 있었다(예를 들면 특허문헌 1참조).
[특허문헌 1] 일본국 공개특허공보 특개2003-273715호 공보.
여기에서, 레벨 시프트 회로(10)의 출력, 즉 온 신호와 오프 신호가 dv/dt등의 영향에 의해 도 12(a)에 나타나 있는 바와 같이 급격하게 저하했을 경우를 생각한다. 도면 중에서, 마스크 회로(17)의 인버터 게이트(18, 19)의 임계값 레벨(제1의 임계값 레벨)을 파선A로 나타낸다. 인버터 게이트(18, 19)의 출력 신호, AND게이트(24)의 출력 신호는, 각각 도 12(b)∼ 도 12(d)에 도시하는 바와 같이 변화된다.
고내압NMOS트랜지스터T1, T2의 기생 용량의 편차 등에 의해, 온 신호와 오프 신호에 전위차가 발생했을 경우, AND게이트의 출력 신호가 액티브(하이)가 되는 범위가, 인버터18 또는 19의 출력 신호가 액티브(하이)가 되는 범위보다도 좁아진다. 이 때문에, 도 12(e)에 나타나 있는 바와 같이 온측의 NOR게이트(22)로부터 RS형 플립플롭(16)에 오신호가 전달된다는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위한 것으로서, 그 목적은, 고전위측 기준전위의 음의 노이즈, dv/dt에 의한 오신호의 전달을 막을 수 있는 파워 디바이스의 구동회로를 얻는 것이다.
본 발명에 따른 파워 디바이스의 구동회로는, 파워 디바이스를 각각 온 상태·오프 상태로 제어하기 위한 온 신호와 오프 신호를 레벨 시프트하여 출력하는 레벨 시프트 회로와, 온 신호와 오프 신호가 양쪽 모두 제1의 임계값 레벨보다 낮을 경우에, 온 신호와 오프 신호의 전달을 저지하는 마스크 회로와, 마스크 회로의 앞단에 설치되어, 온 신호와 오프 신호가 양쪽 모두 제2의 임계값 레벨보다 낮을 경우에, 온 신호의 전달 경로와 오프 신호의 전달 경로를 단락하는 단락 회로를 가지며, 제2의 임계값 레벨은 제1의 임계값 레벨보다도 높다. 본 발명의 그 밖의 특징은 이하에 명백하게 한다.
실시예 1.
도 1은 본 발명의 실시예 1에 따른 파워 디바이스의 구동회로를 나타내는 도면이다. 이 구동회로는, 파워 디바이스의 구동신호를 생성하는 회로이며, 레벨 시프트 회로(10)와, 전달 회로(11)와, 드라이버 회로(12)와, 단락 회로(13)를 가진다. 또한, 이 구동회로는 고내압 집적회로(HVIC)에 의해 실현된다.
레벨 시프트 회로(10)는, 저항R1, R2과, 고내압NMOS트랜지스터T1, T2를 가진다. 이 트랜지스터T1, T2의 소스는 모두 그라운드(14)에 접속되고, 드레인은 각각 저항R1, R2을 통해 고전위측 전원(15)에 접속되어 있다. 그리고, 트랜지스터T1, T2의 게이트에 대하여 파워 디바이스의 온·오프 동작을 제어하기 위한 저전위의 온 신호와 오프 신호가 입력된다. 이 신호에 의해 트랜지스터T1, T2가 동작하고 저항R1, R2에 전위차가 발생하는 것으로 온 신호와 오프 신호가 고전위로 레벨 시프트 되어, 트랜지스터T1, T2의 드레인측에서 출력된다.
전달 회로(11)는, RS형 플립플롭(16)과, 마스크 회로(17)를 가진다. 그리고, 마스크 회로(17)는, 도 2에 나타나 있는 바와 같이 인버터 게이트(18, 19)와, NOR게이트(20, 21)와, NAND게이트(22, 23)와, AND게이트(24)를 가진다.
레벨 시프트 된 온 신호와 오프 신호는, 각각 마스크 회로(17)의 인버터 게이트(18, 19)에 입력된다. 이 인버터 게이트(18, 19)는, 제1의 임계값 레벨에서 논리반전한다. 그리고, 인버터 게이트(18, 19)의 출력은, 각각 NAND게이트(22, 23)를 통해 NOR게이트(20, 21)에 입력된다. 또한 인버터 게이트(18, 19)의 출력은 모두 AND게이트(24)에도 입력되고, 이 AND게이트(24)의 출력이 NOR게이트(20, 21)에 입력된다. 이 AND게이트(24)는, 인버터 게이트(18, 19)의 출력이 양쪽 모두 액티브일 때, 인버터 게이트(18, 19)의 출력, 즉 온 신호와 오프 신호가 RS형 플립플롭(16)에 전달되지 않도록 마스크 하기 위한 마스크 신호를 생성한다. 이에 따라 마스크 회로(17)는, 온 신호와 오프 신호가 양쪽 모두 제1의 임계값 레벨보다 낮을 경우에, 온 신호와 오프 신호의 전달을 저지한다.
마스크 회로(17)의 NAND게이트(22)의 출력은 RS형 플립플롭(16)의 세트 입력S에 입력되고, NAND게이트(23)출력은 RS형 플립플롭(16)의 리셋트 입력R에 입력된다. 그리고, RS형 플립플롭(16)의 출력은, 드라이버 회로(12)를 통해 파워 디바이스(도시 생략)에 전달된다.
또한, 본 발명에서는, 마스크 회로(17)의 앞단에 단락 회로(13)를 설치하고 있다. 단락 회로(13)는, NMOS트랜지스터(25)와, AND게이트(26)와, 인버터 게이트(27, 28)를 가진다. 이 인버터 게이트(27, 28)는, 제2의 임계값 레벨에서 논리반전한다. 그리고, 이 NMOS트랜지스터(25)는, 소스·드레인이 각각 온 신호의 전달 경로(트랜지스터T1의 드레인 단자와 인버터 게이트(18)의 사이)와 오프 신호의 전달 경로(트랜지스터T2의 드레인 단자와 인버터 게이트(19)의 사이)에 접속되어 있다. 또한 AND게이트(26)는, 온 신호와 오프 신호를 각각 인버터 게이트(27, 28)를 통해 입력하고, NMOS트랜지스터(25)의 게이트에 출력한다. 이에 따라 단락 회로(13)는, 온 신호와 오프 신호가 양쪽 모두 제2의 임계값 레벨보다 낮을 경우에, 온 신호의 전달 경로와 오프 신호의 전달 경로를 단락한다.
단, 제2의 임계값 레벨을 제1의 임계값 레벨보다도 높게 설정한다. 이에 따라 전달 회로(11)보다도 단락 회로(13)가 먼저 동작한다.
여기에서, 레벨 시프트 회로(10)의 출력, 즉 온 신호와 오프 신호가 dv/dt등의 영향에 의해 도 3(a)에 나타나 있는 바와 같이 급격하게 저하했을 경우를 생각한다. 도면 중에서, 제1의 임계값 레벨을 파선A로 나타내고, 제2의 임계값 레벨을 파선B로 나타내고, 온 신호를 선X으로 나타내고, 오프 신호를 선Y으로 나타낸다. 또한 도 3(a)의 주요부를 도 4에 확대하여 나타낸다.
오프 신호가 온 신호보다도 클 경우, 온 신호가 입력된 인버터 게이트(27)는, 오프 신호가 입력된 인버터 게이트(28)보다도 먼저 논리반전을 위한 제2의 임계값 레벨에 이른다. 이 때문에, 도 3(b) (c)에 나타나 있는 바와 같이 온 신호가 오프 신호보다도 먼저 AND게이트(26)에 입력된다.
그리고, 온 신호와 오프 신호가 어느쪽도 인버터 게이트(27, 28)의 논리반전을 위한 제2의 임계값 레벨에 달하면, 도 3(d)에 나타나 있는 바와 같이 AND게이트(26)로부터 신호가 출력된다. 이에 따라 NMOS트랜지스터(25)의 게이트가 턴온 하여, 온 신호의 전달 경로와 오프 신호의 전달 경로가 단락된다. 이것은 도 3(a) 의 E점에 해당한다.
이 단락 동작에 의해 온 신호와 오프 신호 사이의 전위차가 없어지고, 선X(온 신호)과 선Y(오프 신호)이 겹쳐서 이상적인 선Z이 된다. 이 상태에서 온 신호와 오프 신호의 전위강하가 커져서 전달 회로(11)의 인버터 게이트(18, 19)의 제1의 임계값 레벨에 이르면, 도 3(e), 도 3(f)에 나타나 있는 바와 같이, 인버터 게이트(18, 19)로부터 동시에 신호가 출력되고, 도 3(g)에 나타나 있는 바와 같이 이것과 동시에 AND게이트(24)의 출력 신호(마스크 신호)도 출력된다. 이 때문에, 도 3(h)에 나타나 있는 바와 같이, AND게이트(24)의 상승시에 NOR게이트(22)로부터 오신호는 출력되지 않는다.
다음에 온 신호·오프 신호가 VS전위로부터 상승하여, 전달 회로(11)의 인버터 게이트(18, 19)의 제1의 임계값 레벨을 넘으면, 도 3(d), 도 3(f)에 나타나 있는 바와 같이 인버터 게이트(18, 19)로부터의 출력 신호가 동시에 오프가 되고, 도 3(g)에 나타나 있는 바와 같이 이것과 동시에 AND게이트(24)의 출력 신호(마스크 신호)도 오프가 된다. 이 때문에, 도 3(h)에 나타나 있는 바와 같이, AND게이트(24)의 하강 시에 NOR게이트(22)로부터 오신호는 출력되지 않는다.
다음에 온 신호·오프 신호가 단락 회로(13)의 인버터 게이트(27, 28)의 제2의 임계값 레벨을 넘으면, 도 3(d)에 나타나 있는 바와 같이 AND게이트(26)로부터 NMOS트랜지스터(25)의 게이트를 턴온 시키는 신호가 오프가 되고, NMOS트랜지스터(25)는 턴오프 한다. 이에 따라 온 신호의 전달 경로와 오프 신호의 전달 경로가 다시 전기적으로 절연된다. 이것은 도 3(a)의 F점에 해당한다. 이 동작에 의 해, 도 4에 나타나 있는 바와 같이 선Z은 다시 선X(온 신호)과 선Y(오프 신호)로 분리한다. 분리 직후는, 온 신호와 오프 신호의 어느 한쪽이 제2의 임계값 레벨을 넘고 있기 때문에, AND게이트(26)로부터 신호는 출력하지 않는다.
이상에서 설명한 바와 같이, 본 실시예의 구동회로에서는, 마스크 회로(17)가 오신호를 마스크 하는 전위가 되기 전에, 마스크 회로에 입력되는 온 신호와 오프 신호의 전위차가 없는 이상상태로 하는 것으로, 마스크 회로(17)로부터 RS형 플립플롭(16)에 오신호가 전달되는 것을 확실하게 막을 수 있다. 단, 온 신호와 오프 신호의 전위차△Ⅴ가 커져도 전달 회로(11)보다도 단락 회로(13)가 먼저 동작하도록, 제1의 임계값 레벨과 제2의 개최 레벨의 차이를 설정할 필요가 있다.
또한 NMOS트랜지스터(25)를 나타내는 단면도를 도 5에 나타낸다. N형 반도체기판(101)위에, 매립 산화막(102), N-에피층(103), P웰(104)이 순서대로 형성되어 있다. 그리고, P웰(104)위에 산화막(105)을 통해 게이트 폴리실리콘(106)이 형성되어 있다. 이 게이트 폴리실리콘(106)의 양쪽 사이드의 P웰(104)에 N+확산층(107, 108)이 설치되고, 이와는 떨어진 P웰(104)에 P+확산층(109)이 설치되어, 각각 알루미늄 전극(110, 111, 112)이 접속되어 있다. 그리고, 알루미늄 전극(110, 111)에 각각 온 신호와 오프 신호가 입력되어, 알루미늄 전극(112)에 VS전위가 인가되고, 백 게이트인 N-에피텍셜층(103)에 VB전위가 인가된다. 이에 따라 온 신호와 오프 신호가 VS전위이하가 되면, N+확산층(107, 108)과 P웰(104)에서 형성되는 기생 다이오드가 순 바이어스 된다. 이 때문에, 레벨 시프트 회로(10)의 트랜지스 터T1, T2의 드레인은 VS전위로 클램프 된다. 이 구성은 도 11에 나타내는 종래의 회로의 클램프 다이오드D1, D2와 같은 기능을 발휘하므로, NMOS트랜지스터(25)를 도입하는 것으로, 클램프 다이오드D1, D2를 생략할 수 있다.
실시예 2.
도 6은 본 발명의 실시예 2에 따른 파워 디바이스의 구동회로를 나타내는 도면이다. 이 구동회로는, 단락 회로(13)와 마스크 회로(17)의 사이에 설치된 지연회로(29)를 더 가진다. 그 밖의 구성은 실시예 1과 같다.
일반적으로, dv/dt등에 의한 오신호는, 도 7(a)에 나타나 있는 바와 같이 하강은 가파르고 상승은 완만하다. 거기에, 지연회로(29)를 설치하여, 도 7(e), 도 (f)에 나타나 있는 바와 같이 단락 회로(13)가 확실하게 동작하고나서 전달 회로(11)에 신호를 입력시킨다. 이에 따라 하강시의 급격한 변화에 의한 오동작을 확실하게 방지할 수 있다. 단, 지연회로(29)에 의한 지연시간은, 전달 회로(11)에 있어서 오신호가 전달되는 최소 펄스폭보다 작은 것이 바람직하다.
실시예 3.
도 8은 본 발명의 실시예 3에 따른 파워 디바이스의 구동회로를 나타내는 도면이다. 이 구동회로는, 단락 회로(13)의 구성이 실시예 1과는 다르지만, 그 밖의 구성은 실시예 1과 같다.
단락 회로(13)는, 드레인과 게이트가 온 신호의 전달 경로에 접속된 제1의 PMOS트랜지스터(30)와, 드레인과 게이트가 오프 신호의 전달 경로에 접속되고, 소스가 제1의 PMOS트랜지스터(30)의 소스에 접속된 제2의 PMOS트랜지스터(31)를 가진 다.
여기에서, 제1의 PMOS트랜지스터(30)와 제2의 PMOS트랜지스터(31)를 나타내는 단면도를 도 9에 나타낸다. N형 반도체 기판(101)위에, 매립 산화막(102), N-에피층(103)이 순서대로 형성되어 있다. 그리고, N-에피층(103)위에 산화막(105)을 통해 게이트 폴리실리콘(113, 114)이 형성되어 있다. 이 게이트 폴리실리콘(113, 114) 사이의 N-에피층(103)에, 양쪽 트랜지스터의 소스로서 P+확산층(115)이 설치된다. 그리고, 게이트 폴리실리콘(113)의 반대측의 N-에피층(103)에 제1의 PMOS트랜지스터(30)의 드레인으로서 P+확산층(116)이 설치되고, 게이트 폴리실리콘(114)의 반대측의 N-에피층(103)에 제2의 PMOS트랜지스터(31)의 드레인으로서 P+확산층(117)이 설치된다. 또한 게이트 폴리실리콘(113)과 P+확산층(116)에는 알루미늄 전극(118)이 접속되고, 게이트 폴리실리콘(114)과 P+확산층(117)에는 알루미늄 전극(119)이 접속되어 있다. 그리고, 알루미늄 전극(117, 119)에 각각 온 신호와 오프 신호가 입력되어, 백 게이트인 N-에피층(103)에 VB전위가 인가된다.
이 단락 회로(13)의 PMOS트랜지스터(30, 31)의 동작에 대해서 도 10을 사용하여 설명한다. 도면 중에서 실선은 온 신호·오프 신호의 변화를 나타내고, 파선은 PMOS트랜지스터(30, 31)의 임계값 레벨을 나타내고 있다. 온 신호·오프 신호 가 dV/dt등의 영향으로 VB전위보다 저하하면, 그 전달 경로에 접속된 PMOS트랜지스터(30, 31)의 게이트와 드레인의 전위가 저하하여 PMOS트랜지스터(30, 31)가 자동적으로 온 상태가 된다. 온측과 오프측의 PMOS트랜지스터(30, 31)의 양쪽이 온 상태가 되는 것으로, 온 신호의 전달 경로와 오프 신호의 전달 경로가 단락된다. 여기에서, PMOS트랜지스터(30, 31)의 임계값 레벨을 나타내는 파선c의 레벨이 온 신호·오프 신호의 변화에 따라 저하하는 것은, PMOS트랜지스터(30, 31)의 소스 및 드레인의 전위가 백 게이트에 대하여 외관상 저하하는 백게이트 바이어스 효과의 영향을 받기 위함이다.
본 실시예에 의하면, PMOS트랜지스터(30, 31)가 온 신호·오프 신호의 전위변화에 따라 자동적으로 온/오프한다. 따라서, 실시예 1과 같은 효과를 나타낼 뿐만아니라, 구동 디바이스가 불필요하므로 매우 단순하게 단락 회로를 구성할 수 있다.
또한, 실시예 2와 마찬가지로 단락 회로(13)와 마스크 회로(17) 사이에 지연회로(29)를 형성해도 된다.
본 발명에 의해, 고전위측 기준전위의 음의 노이즈, dv/dt에 의한 오신호의 전달을 막을 수 있다.

Claims (4)

  1. 파워 디바이스를 각각 온 상태·오프 상태로 제어하기 위한 온 신호와 오프 신호를 레벨 시프트하여 출력하는 레벨 시프트 회로와,
    상기 온 신호와 상기 오프 신호가 양쪽 모두 제1의 임계값 레벨보다 낮을 경우에, 상기 온 신호와 상기 오프 신호의 전달을 저지하는 마스크 회로와,
    상기 마스크 회로의 앞단에 설치되고, 상기 온 신호와 상기 오프 신호가 양쪽 모두 제2의 임계값 레벨보다 낮을 경우에, 상기 온 신호의 전달 경로와 상기 오프 신호의 전달 경로를 단락하는 단락 회로를 가지고,
    상기 제2의 임계값 레벨은 상기 제1의 임계값 레벨보다도 높은 것을 특징으로 하는 파워 디바이스의 구동회로.
  2. 제 1항에 있어서,
    상기 단락 회로는,
    소스·드레인이 각각 상기 온 신호의 전달 경로와 상기 오프 신호의 전달 경로에 접속된 NMOS트랜지스터와,
    상기 온 신호와 상기 오프 신호를 각각 인버터 게이트를 통해 입력하고, 상기 NMOS트랜지스터의 게이트에 출력하는 AND게이트를 가지는 것을 특징으로 하는 파워 디바이스의 구동회로.
  3. 제 1항에 있어서,
    상기 단락 회로는,
    드레인과 게이트가 상기 온 신호의 전달 경로에 접속된 제1의 PMOS트랜지스터와,
    드레인과 게이트가 상기 오프 신호의 전달 경로에 접속되고, 소스가 상기 제1의 PMOS트랜지스터의 소스에 접속된 제2의 PMOS트랜지스터를 가지는 것을 특징으로 하는 파워 디바이스의 구동회로.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 단락 회로와 상기 마스크 회로 사이에 설치된 지연회로를 더 가지는 것을 특징으로 하는 파워 디바이스의 구동회로.
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