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Die
vorliegende Erfindung bezieht sich auf eine Treiberschaltung zum
Treiben einer Leistungsvorrichtung wie z. B. eines IGBT oder eines
MOSFET und insbesondere auf eine Leistungsvorrichtungstreiberschaltung,
die in der Lage ist, die Übertragung
eines fehlerhaften Signals aufgrund einer negativen Störung oder
von dv/dt in einem hochpotentialseitigen Referenzpotential zu verhindern.
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11 ist
ein Diagramm, das eine bekannte Leistungsvorrichtungstreiberschaltung
zeigt. Diese Treiberschaltung enthält eine Pegelschiebeschaltung 10,
eine Übertragungsschaltung 11 und
eine Treiberschaltung 12. Die Pegelschiebeschaltung 10 enthält Widerstände R1 und
R2 und hochspannungsfeste NMOS-Transistoren T1 und T2. Die Übertragungsschaltung 11 enthält ein RS-Flipflop 16 und
eine Maskenschaltung 17. Die Maskenschaltung 17 enthält wie in 2 dargestellt
Invertergatter 18 und 19, NAND-Gatter 20 und 21,
NOR-Gatter 22 und 23 und ein AND-Gatter 24.
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Ein
EIN-Signal und ein AUS-Signal zum Steuern der EIN/AUS-Vorgänge einer
Leistungsvorrichtung werden der Pegelschiebeschaltung 10 eingegeben.
Die EIN- und AUS-Signale sind Signale in Pulsform, die von einer
niedrigpotentialseitigen Steuerschaltung 32 ausgegeben
und den hochspannungsfesten NMOS-Transistoren
T1 und T2 der Pegelschiebeschaltung 10 eingegeben werden,
um auf einen hohen Potentialpegel verschoben zu werden. Die pegelverschobenen
EIN- und AUS-Signale werden über
die Übertragungsschaltung 11 und
die Treiberschaltung 12 an die (nicht gezeigte) Leistungsvorrichtung übertragen.
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In
gewöhnlichen
Fällen
ist die Last an einer Leistungsvorrichtung, die von einer Treiberschaltung getrieben
wird, eine induktive Last wie z. B. ein Motor oder eine Leuchtstoffröhre. Dabei
besteht die Möglichkeit,
dass das Potential einer Masse 33 der Treiberschaltung
(hochpotentialseitiges Referenzpotential) im Hinblick auf das Potential
einer Masse 14 beim Schalten aufgrund einer negativen Störung oder
von dv/dt in dem hochpotentialseitigen Referenzpotential unter dem
Einfluss der induktiven Last und einer parasitären Induktivitätskomponente
aufgrund der Verdrahtung auf der Leiterplatte auf die negative Seite gerät.
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In
einem solchen Fall fließen
durch die mit der Masse 33 verbundenen Widerstände R1 und
R2 Ströme
aufgrund von parasitären
Kapazitäten
und parasitären
Dioden oder dergleichen der hochspannungsfesten NMOS-Transistoren
T1 und T2 und bewirken Spannungsabfälle. Dadurch werden das EIN- und
das AUS-Signal plötzlich
verringert, wodurch ein fehlerhaftes Signal erzeugt wird, das übertragen
wird und bewirkt, dass die Leistungsvorrichtung falsch funktioniert.
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Um
diese Fehlfunktion zu verhindern, ist die Maskenschaltung
17 bereitgestellt.
Die Maskenschaltung
17 beendet die Übertragung des EIN- und des
AUS-Signals an das RS-Flipflop
16, wenn das EIN- und das
AUS-Signal beide kleiner als ein erster Schwellenpegel sind (s.
z. B.
japanische Patentoffenlegungsschrift
2003-273715 ).
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Es
wird ein Fall betrachtet, in dem die Ausgänge der Pegelschiebeschaltung 10,
d. h. das EIN- und das AUS-Signal, wie in 12(a) gezeigt
beispielsweise aufgrund des Einflusses von dv/dt plötzlich abfallen.
In 12(a) ist der Schwellenpegel (erster
Schwellenpegel) der Invertergatter 18 und 19 der
Maskenschaltung 17 durch eine gestrichelte Linie A dargestellt.
Die Ausgangssignale der Invertergatter 18 und 19 der
Maskenschaltung 17 und das Ausgangssignal des AND-Gatters 24 ändern sich
wie jeweils in 12(b) bis (d) dargestellt.
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Wenn
zwischen dem EIN- und dem AUS-Signal aufgrund einer Schwankung der
parasitären
Kapazitäten
der hochspannungsfesten NMOS-Transistoren T1 und T2 ein Potentialunterschied
auftritt, ist der Bereich, in dem das Ausgangssignal des AND-Gatters aktiv (high)
ist, schmaler als der Bereich, in dem das Ausgangssignal des Invertergatters 18 oder 19 aktiv
(high) ist. Daher gibt es ein Problem, dass wie in 12(e) dargestellt
ein fehlerhaftes Signal von dem NOR-Gatter 22 auf der ON-Seite
an das RS-Flipflop 16 übertragen
wird.
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US 2003/0179020 A1 (=
JP 2003-273715 A ) beschreibt
eine Ansteuerschaltung zum Ansteuern einer Leistungsvorrichtung,
mit einer Pegelverschiebungsschaltung, die Pegel von Hauptsignalen,
die EIN- und AUS-Signale zum Vorgeben von EIN- bzw. AUS-Vorgängen der
Leistungsvorrichtung umfassen, versetzt und die versetzten Signale
abgibt, einer, Übertragungsschaltung,
die die Hauptsignale für
die Übertragung
zu der Leistungsvorrichtung zwi schenspeichert, und einer Maskiersignalschaltung,
die ein Maskiersignal auf der Basis der Hauptsignale erzeugt, wobei
das Maskiersignal eine Übertragung
der Hauptsignale verhindert, wenn die Logik der EIN- und AUS-Signale
gleich ist und dadurch ein falscher Betrieb verursacht würde. Dabei
schafft eine Potentialdifferenz-Addierschaltung eine Potentialdifferenz zwischen
einem Signal, das der Maskiersignalschaltung als Hauptsignal zugeführt wird,
und einem Signal, das der Ubertragungsschaltung als Hauptsignal zugeführt wird.
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DE 100 26 622 A1 beschreibt
eine Treiberschaltung. Diese enthält eine Logikschaltung, die
mit einer ersten und einer zweiten Signalleitung verbunden ist,
zum Erzeugen eines Logiksignals zum Treiben einer Schaltung in einer
nachfolgenden Stufe auf der Basis eines ersten Potentials auf der
ersten Signalleitung und eines zweiten Potentials auf der zweiten
Signalleitung, und eine Schutzschaltung, die unabhängig von
der Logikschaltung mit der ersten und der zweiten Signalleitung
verbunden ist. Die Schutzschaltung führt eine Schutzoperation aus,
um zu verhindern, dass die Logikschaltung das Logiksignal verändert, wenn
sowohl das erste als auch das zweite Potential Übergangszuständen unterliegen.
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Im
Hinblick auf die oben beschriebenen Probleme besteht die Aufgabe
der vorliegenden Erfindung darin, eine Leistungsvorrichtungstreiberschaltung
bereitzustellen, die in der Lage ist, die Übertragung eines fehlerhaften
Signals aufgrund einer negativen Störung oder dv/dt in einem hochpotentialseitigen
Referenzpotential zu verhindern.
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Die
Aufgabe wird gelöst
durch eine Treiberschaltung zum Treiben einer Leistungsvorrichtung gemäß Anspruch
1. Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
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Die
vorliegende Erfindung ermöglicht
das Verhindern der Übertragung
eines fehlerhaften Signals aufgrund einer negativen Störung oder
von dv/dt in einem hochpotentialseitigen Referenzpotential.
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Weitere
Merkmale und Zweckmäßigkeiten der
Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen
anhand der beigefügten Zeichnungen.
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1 ist
ein Diagramm, das eine Leistungsvorrichtungstreiberschaltung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung zeigt.
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2 ist
ein Diagramm, das eine Maskenschaltung zeigt.
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3 ist
ein Zeitdiagramm der in 1 gezeigten Treiberschaltung.
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4 ist
ein vergrößertes Diagramm,
das einen wesentlichen Abschnitt aus 3(a) zeigt.
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5 ist
eine Schnittansicht, die einen NMOS-Transistor in einer Kurzschließschaltung zeigt.
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6 ist
ein Diagramm, das eine Leistungsvorrichtungstreiberschaltung gemäß einer
zweien Ausführungsform
der vorliegenden Erfindung zeigt.
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7 ist
ein Zeitdiagramm der in 6 gezeigten Treiberschaltung.
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8 ist
ein Diagramm, das eine Leistungsvorrichtungstreiberschaltung gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung zeigt.
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9 ist
eine Schnittansicht, die zwei PMOS-Transistoren einer Kurzschließschaltung zeigt.
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10 ist
ein Diagramm, das einen Betrieb der PMOS-Transistoren der Kurzschließschaltung zeigt.
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11 ist
ein Diagramm, das eine bekannte Leistungsvorrichtungstreiberschaltung
zeigt.
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12 ist
ein Zeitdiagramm der in 11 gezeigten
Treiberschaltung.
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1 ist
ein Diagramm, das eine Leistungsvorrichtungstreiberschaltung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung zeigt. Diese Treiberschaltung ist eine
Schaltung zum Erzeugen eines Signals zum Treiben einer Leistungsvorrichtung.
Diese Treiberschaltung enthält
eine Pegelschiebeschaltung 10, eine Übertragungsschaltung 11,
eine Treiberschaltung 12 und einer Kurzschließschaltung 13.
Diese Treiberschaltung ist als hochspannungsfeste integrierte Schaltung
(HVIC) verwirklicht.
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Die
Pegelschiebeschaltung 10 enthält Widerstände R1 und R2 und hochspannungsfeste NMOS-Transistoren
T1 und T2. Jede der Sourcen der Transistoren T1 und T2 ist mit einer
Masse 14 verbunden, und jeder der Drains der Transistoren
T1 und T2 ist über
den Widerstand R1 bzw. R2 mit einer hochpotentialseitigen Leistungsversorgung 15 verbunden.
Den Gates der Transistoren T1 und T2 werden ein EIN- und ein AUS-Signal
mit niedrigem Potential zum Steuern des EIN/AUS-Betriebs der Leistungsvorrichtung
eingegeben. Die Transistoren T1 und T2 werden von diesen Signalen
betrieben, um an den Widerständen
R1 und R2 eine Potentialdifferenz zu erzeugen. Die EIN- und AUS-Signale
werden dadurch zu einem hohen Potential hin pegelverschoben, bevor
sie von den Drainseiten der Transistoren T1 und T2 ausgegeben werden.
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Die Übertragungsschaltung 11 erhält ein RS-Flipflop 16 und
eine Maskenschaltung 17. Die Maskenschaltung 17 enthält wie in 2 gezeigt
Invertergatter 18 und 19, NAND-Gatter 20 und 21, NOR-Gatter 22 und 23 und
ein AND-Gatter 24.
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Die
pegelverschobenen EIN- und AUS-Signale werden jeweils den Invertergattern 18 und 19 der
Maskenschaltung 17 eingegeben. Die Invertergatter 18 und 19 führen eine
logische Umkehrung bei einem ersten Schwellenpegel durch. Die Ausgaben der
Invertergatter 18 und 19 werden den NOR-Gattern 22 und 23 über die
NAND-Gatter 20 und 21 eingegeben. Die Ausgaben
der Invertergatter 18 und 19 werden auch dem AND-Gatter 24 eingegeben,
und eine Ausgabe des AND-Gatters 24 wird den NOR-Gattern 22 und 23 eingegeben.
Das AND-Gatter 24 erzeugt ein Maskierungssignal zum Durchführen einer
Maskierung, so dass die Ausgänge
der Invertergatter 18 und 19, d. h. das EIN- und
das AUS-Signal, nicht zu dem RS-Flipflop 16 übertragen werden,
wenn beide Ausgänge
der Invertergatter 18 und 19 aktiv sind. Somit
beendet die Maskenschaltung 17 die Übertragung des EIN- und des
AUS-Signals, wenn das EIN- und das AUS-Signal beide kleiner als
der erste Schwellenpegel sind.
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Eine
Ausgabe des NOR-Gatters 22 der Maskenschaltung 17 wird
eifern Setzeingangsanschluss S des RS-Flipflops 16 eingegeben,
während
eine Ausgabe des NOR-Gatters 23 einem Rücksetzeingangsanschluss R des
RS-Flipflops 16 eingegeben wird. Eine Ausgabe des RS-Flipflops 16 wird über die Treiberschaltung 12 an
die (nicht dargestellte) Leistungsvorrichtung übertragen.
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In
der vorliegenden Erfindung ist eine Kurzschließschaltung 13 in einer
Stufe vor der Maskenschaltung 17 bereitgestellt. Die Kurzschließschaltung 13 enthält einen
NMOS-Transistor 25, ein AND-Gatter 26 und Invertergatter 27 und 28.
Die Invertergatter 27 und 28 führen eine logische Umkehrung
bei einem zweiten Schwellenpegel durch. Source und Drain des NMOS-Transistors 25 sind
jeweils in dem EIN-Signalübertragungspfad
(zwischen dem Drainanschluss des Transistors T1 und dem Invertergatter 18)
und in dem AUS-Signalübertragungspfad
(zwischen dem Drainanschluss des Transistors T2 und dem Invertergatter 19)
angeschlossen. Dem AND-Gatter 26 werden über die
Invertergatter 27 und 28 das EIN- und das AUS-Signal
zugeführt,
und es erzeugt eine Ausgabe an das Gate des NMOS-Transistors 25.
Die so ausgebildete Kurzschließschaltung 13 schließt den EIN-Signalübertragungspfad
und den AUS-Signalübertragungspfad
miteinander kurz, wenn sowohl das EIN-Signal als auch das AUS-Signal
niedriger ist als der zweite Schwellenpegel.
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Der
zweite Schwellenpegel ist höher
eingestellt als der erste Schwellenpegel, um es der Kurzschließschaltung 13 zu
erlauben, vor dem Betrieb der Übertragungsschaltung 11 zu
arbeiten.
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Es
wird eine Situation betrachtet, in der die Ausgänge der Pegelschiebeschaltung 10,
d. h. das EIN-Signal und das AUS-Signal, wie 3(a) dargestellt
beispielsweise aufgrund des Einflus ses von dv/dt plötzlich verringert
werden. In 3(a) ist der erste Schwellenpegel
durch die gestrichelte Linie A angegeben, der zweite Schwellenpegel
durch die gestrichelte Linie B, das EIN-Signal durch die Linie X und
das AUS-Signal durch die Linie Y. 4 ist eine vergrößerte Ansicht
eines wesentlichen Abschnitts aus 3(a).
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Wenn
das AUS-Signal größer als
das EIN-Signal ist, erreicht das Invertergatter 27, dem das
EIN-Signal zugeführt
wird, den zweiten Schwellenpegel zur logischen Umkehr früher als
das Invertergatter 28, dem das AUS-Signal zugeführt wird. Dementsprechend
wird dem AND-Gatter das EIN-Signal früher eingegeben als das AUS-Signal,
wie in 3(b) und (c) gezeigt.
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Wenn
ein Zustand erreicht ist, in dem sowohl das EIN-Signal als auch
das AUS-Signal gleich dem zweiten Schwellenpegel zur logischen Umkehr
der Invertergatter 27 und 28 ist, wird von dem
AND-Gatter 26 wie in 3(d) gezeigt
ein Signal ausgegeben. Dadurch wird das Gate des NMOS-Transistors 25 eingeschaltet,
um den EIN-Signalübertragungspfad und
den AUS-Signalübertragungspfad
miteinander kurzzuschließen.
Dieser Zustand entspricht dem Punkt E in 3(a).
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Der
Potentialunterschied zwischen dem EIN-Signal und dem AUS-Signal wird durch
diesen Kurzschließvorgang
beseitigt, so dass die Linie X (EIN-Signal) und die Linie Y (AUS-Signal) übereinander
gelegt sind und eine ideale Linie Z bilden. Wenn das EIN- und das AUS-Signal
als Ergebnis eines Ansteigens des Spannungsabfalls des EIN-Signals
und des AUS-Signals den ersten Schwellenpegel der Invertergatter 18 und 19 der Übertragungsschaltung 11 erreichen,
werden von den Invertergattern 18 und 19 wie in 3(e) und (f) gezeigt gleichzeitig Signale ausgegeben.
Gleichzeitig wird auch das Ausgangssignal (Maskensignal) des AND-Gatters 24 ausgegeben,
wie in 3(g) dargestellt. Daher wird
wie in 3(h) gezeigt von dem NOR-Gatter 22 kein
feh lerhaftes Signal ausgegeben, wenn das Signal des AND-Gatters 24 abfällt.
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Wenn
das EIN-Signal und das AUS-Signal anschließend den zweiten Schwellenpegel
der Invertergatter 27 und 28 der Kurzschließschaltung 13 überschreiten,
wird das Signal des AND-Gatters 26 zum Einschalten des
Gates des NMOS-Transistors 25 ausgeschaltet, um den NMOS-Transistor 25 wie
in 3(d) von gezeigt auszuschalten.
Demzufolge sind der EIN-Signalübertragungspfad
und der AUS-Signalübertragungspfad
elektrisch wieder voneinander getrennt. Dieser Zustand entspricht
dem Punkt F in 3(a). Durch diesen
Vorgang wird die Linie Z wieder in die Linie X (EIN-Signal) und
die Linie Y (AUS-Signal) aufgeteilt, wie in 4 gezeigt.
Unmittelbar nach dieser Aufteilung ist von dem EIN-Signal und dem
AUS-Signal eines höher
als der zweite Schwellenpegel, und daher wird von dem AND-Gatter 26 kein
Signal ausgegeben.
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In
der Treiberschaltung in dieser Ausführungsform wird wie oben beschrieben
der Idealzustand, in dem zwischen dem EIN- und dem AUS-Signal, die
der Massenschaltung 17 eingegeben werden, kein Potentialunterschied
besteht, eingestellt, bevor das EIN-Signal und das AUS-Signal das
Potential erreichen, bei dem ein fehlerhaftes Signal durch die Maskenschaltung 17 maskiert
wird, wodurch zuverlässig
die Übertragung
eines fehlerhaften Signals von der Maskenschaltung 17 an
das RS-Flipflop 16 verhindert wird. Es besteht jedoch die
Notwendigkeit, einen Unterschied zwischen dem ersten Schwellenpegel
und dem zweiten Schwellenpegel so einzustellen, dass die Kurzschließschaltung 13 auch dann
früher
arbeitet als die Übertragungsschaltung 11,
wenn der Potentialunterschied ΔV
zwischen dem EIN-Signal und dem AUS-Signal ansteigt.
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5 ist
eine Schnittansicht des NMOS-Transistors 25. Eine vergrabene
Oxidschicht 102, eine n–-Epitaxieschicht 103 und
ei ne p-Wanne 104 sind in dieser Reihenfolge auf einem n-Halbleitersubstrat 101 gebildet. Über der
p-Wanne 104 ist ein Gatepolysilizium 106 gebildet,
wobei eine Oxidschicht 105 dazwischenliegt. n+-Diffusionsschichten 107 und 108 sind
jeweils in der p-Wanne 104 auf entgegengesetzten Seiten
des Gatepolysiliziums 106 bereitgestellt. Eine p+-Diffusionsschicht 109 ist in der p-Wanne 104 so
bereitgestellt, dass sie von den n+-Diffusionsschichten 107 und 108 entfernt
ist. Aluminiumelektroden 110, 111 und 112 sind
jeweils mit den n+-Diffusionsschichten 107 und 108 und
der p+-Diffusionsschicht 109 verbunden.
Das EIN- und das AUS-Signal werden jeweils über die Aluminiumelektroden 110 und 111 eingegeben.
Das VS-Potential wird an die Aluminiumelektrode 112 angelegt,
während
das VB-Potential an die n–-Epitaxieschicht 103 angelegt
ist, die als Backgate wirkt. Wenn das EIN- und das AUS-Signal gleich
groß wie
oder kleiner als das VS-Potential werden, wird eine parasitäre Diode, die
durch die n+-Diffusionsschichten 107 und 108 und die
p-Wanne 104 gebildet
wird, in Vorwärtsrichtung vorgespannt.
Dadurch werden die Drains der Transistoren T1 und T2 der Pegelschiebeschaltung 10 auf VS-Potential
geklemmt. Diese Anordnung hat dieselbe Funktion wie diejenige der
Klemmdioden D1 und D2 in der in 11 gezeigten
bekannten Schaltung. Daher kann die Notwendigkeit für die Klemmdioden D1
und D2 durch Einführen
des NMOS-Transistors 25 entfallen.
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6 ist
ein Diagramm, das eine Leistungsvorrichtungstreiberschaltung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung zeigt. Diese Treiberschaltung enthält weiter
eine Verzögerungsschaltung 29,
die zwischen der Kurzschließschaltung 13 und
der Maskenschaltung 17 bereitgestellt ist. Ansonsten ist
der Aufbau der zweiten Ausgangsform derselbe wie derjenige der ersten
Ausführungsform.
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In
gewöhnlichen
Fällen
fällt ein
fehlerhaftes Signal beispielsweise aufgrund von dv/dt steil ab und steigt
allmählich
an, wie in 7(a) gezeigt. Daher ist die
Verzögerungsschaltung 29 bereitgestellt,
um die Signale wie in 7(e) und (f)
gezeigt an die Übertragungsschaltung 11 zu übertragen,
nachdem die Kurzschließschaltung 13 zuverlässig gearbeitet
hat. Eine Fehlfunktion aufgrund einer plötzlichen Änderung beim Abfallen kann
auf diese Weise zuverlässig verhindert
werden. Es ist jedoch erwünscht,
dass die von der Verzögerungsschaltung 29 eingestellte
Verzögerungszeit
kürzer
ist als die minimale Pulsbreite, mit der ein fehlerhaftes Signal
an die Übertragungsschaltung 11 übertragen
wird.
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8 ist
ein Diagramm, das eine Leistungsvorrichtungstreiberschaltung gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung zeigt. Der Aufbau der Kurzschließschaltung 13 in
dieser Treiberschaltung unterscheidet sich von dem in der ersten
Ausführungsform.
Ansonsten ist der Aufbau der dritten Ausführungsform derselbe wie derjenige der
ersten Ausführungsform.
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Die
Kurzschließschaltung 13 enthält einen ersten
PMOS-Transistor 30, dessen Drain und Gate mit dem EIN-Signalübertragungspfad
verbunden sind, und einen zweiten PMOS-Transistor 31, dessen Drain
und Gate mit dem AUS-Signalübertragungspfad
verbunden ist und dessen Source mit der Source des PMOS-Transistors 30 verbunden
ist.
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9 zeigt
eine Schnittansicht, die den ersten PMOS-Transistor 30 und den zweiten PMOS-Transistor 31 zeigt.
Eine vergrabene Oxidschicht 102 und eine n–-Epitaxieschicht 103 sind
in dieser Reihenfolge auf einem n-Halbleitersubstrat 101 gebildet.
Ein Gatepolysilizium 113 und ein Gatepolysilizium 114 sind
auf der n–-Epitaxieschicht 103 gebildet,
wobei eine Oxidschicht 105 dazwischenliegt. Eine p+-Diffusionsschicht 115 ist als
Source der zwei Transistoren in der n–-Epitaxieschicht 103 zwischen
dem Gatepolysilizium 113 und dem Gatepolysilizium 114 bereitgestellt.
Eine p+-Diffusionsschicht 116 ist
als Drain des ersten PMOS-Transistors 30 in der n–-Epitaxieschicht 103 auf
der anderen Seite des Gatepolysiliziums 113 bereitgestellt.
Eine p+-Diffusionsschicht 117 ist
als Drain des zweiten PMOS-Transistors 31 in
der n–-Epitaxieschicht 103 auf
der anderen Seite des Gatepolysiliziums 114 bereitgestellt. Eine
Aluminiumelektrode 118 ist mit dem Gatepolysilizium 113 und
der p+-Diffusionsschicht 116 verbunden.
Eine Aluminiumelektrode 119 ist mit dem Gatepolysilizium 114 und
der p+-Diffusionsschicht 117 verbunden.
Das EIN-Signal und das AUS-Signal werden über die Aluminiumelektroden 118 und 119 eingegeben.
Das VB-Potential
wird an die n–-Epitaxieschicht 103 angelegt,
die als Backgate bereitgestellt ist.
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Mit
Bezug auf 10 wird der Betrieb der PMOS-Transistoren 30 und 31 in
dieser Kurzschließschaltung 13 beschrieben,
wobei die durchgezogenen Linien Änderungen
des EIN-Signals und des AUS-Signals
anzeigen und die gestrichelte Linie den Schwellenpegel der PMOS-Transistoren 30 und 31 anzeigt.
Wenn das EIN-Signal und das AUS-Signal beispielsweise aufgrund des
Einflusses von dv/dt kleiner werden als das VB-Potential, werden
die Potentiale an den Gates und Drains der PMOS-Transistoren 30 und 31,
die an die Übertragungspfade
angeschlossen sind, verringert, so dass die PMOS-Transistoren 30 und 31 automatisch
eingeschaltet werden. Beide PMOS-Transistoren 30 und 31 auf
der EIN-Seite und der AUS-Seite werden eingeschaltet, um den EIN-Signalübertragungspfad
und den AUS-Signalübertragungspfad
kurzzuschließen.
Eine Änderung
des Pegels, der durch die gestrichelte Linie angegeben ist, die
den Schwellenpegel der PMOS-Transistoren 30 und 31 wiedergibt,
begleitet eine Änderung
in dem EIN- und dem AUS-Signal, weil die Potentiale an den Sourcen
und Drains der PMOS-Transistoren 30 und 31 durch
den anscheinend gestiegenen Backgatevorspannungseffekt beeinflusst
werden und mit Bezug auf das Backgate verringert werden.
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In
dieser Ausführungsform
werden die PMOS-Transistoren 30 und 31 automatisch
ein- und ausgeschaltet, wenn sich die Potentiale des EIN- und des
AUS-Signals ändern.
Somit wird die Wirkung des Beseitigens der Notwendigkeit für eine Treibervorrichtung
zusammen mit denselben Effekten wie bei der ersten Ausführungsform
erzielt. Die Kurzschließschaltung
kann daher extrem einfach aufgebaut sein.
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Wie
in der zweiten Ausführungsform
kann eine Verzögerungsschaltung 29 zwischen
der Kurzschließschaltung 13 und
der Maskenschaltung 17 bereitgestellt sein.