JP2016046775A - ハイサイドトランジスタのゲート駆動回路、スイッチング出力回路、インバータ装置、電子機器 - Google Patents

Abstract

【課題】ノイズの影響を抑制しつつ、高速を実現する。【解決手段】第１インバータＩＮＶ１は、第１しきい値を有し、中間セットパルス２００を受け、第１セットパルス２０４を生成する。第２インバータＩＮＶ２は、第２しきい値を有し、中間セットパルス２００を受け、第２セットパルス２０６を生成する。第３インバータＩＮＶ３は、第１しきい値を有し、中間リセットパルス２０２を受け、第１リセットパルス２０８を生成する。第４インバータＩＮＶ４は、第２しきい値を有し、中間リセットパルス２０２を受け、第２リセットパルス２１０を生成する。ロジック回路１３０は、第２リセットパルス２１０を用いて第１セットパルス２０４をマスクし、出力セットパルス２１２を生成し、第２セットパルス２０６を用いて第１リセットパルス２０８をマスクし、出力リセットパルス２１４を生成する。フリップフロップ１３１は、出力セットパルス２１２および出力リセットパルス２１４に応じて駆動パルスＳＰを出力する。【選択図】図４

Description

本発明は、ハイサイドトランジスタをスイッチングするゲート駆動回路に関する。

モータドライバ、インバータ、コンバータをはじめとするさまざまな電子回路において、パワートランジスタを用いたハーフブリッジ回路やＨブリッジ回路、三相ブリッジ回路（以下、スイッチング出力回路と総称する）が用いられる。

図１は、本発明者らが検討したスイッチング出力回路の回路図である。スイッチング出力回路１００ｒは、出力段のブリッジ回路１０６と、それを駆動するゲート駆動回路１０８ｒと、を備える。ブリッジ回路１０６は、入力電源ライン（以下、単に入力ラインともいう）１０２と出力ライン１０４の間に設けられたハイサイドトランジスタＭ１と、出力ライン１０４と接地ライン１０３の間に設けられたローサイドトランジスタＭ２と、を含む。ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴあるいはＩＧＢＴで構成される。たとえば入力電圧Ｖ_ＩＮは、数十Ｖ〜数百Ｖ（ここでは６００Ｖ）であり、出力電圧Ｖ_ＯＵＴは、接地電圧０Ｖをローレベル、６００Ｖをハイレベルとしてスイッチングする。

ゲート駆動回路１０８ｒは、制御信号Ｓ_ＩＮ＿Ｈ、Ｓ_ＩＮ＿Ｌにもとづいて、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を相補的にスイッチングする。

ハイサイドトランジスタＭ１をオンするためには、６００Ｖの入力電圧Ｖ_ＩＮより高い電圧を、ハイサイドトランジスタＭ１のゲートに印加する必要がある。ゲート駆動回路１０８ｒの電源電圧Ｖ_ＣＣとして６００Ｖより低い電圧（たとえば２０Ｖ）が供給される場合、いわゆるブートストラップ回路（Ｄ１、Ｃ１）が利用される。ゲート駆動回路１０８のスイッチング端子（ＶＳ端子）は、ハイサイドトランジスタＭ１のソース、ローサイドトランジスタＭ２のドレインと接続される。キャパシタＣ１の一端はＶＳ端子と接続され、その他端はゲート駆動回路１０８ｒのブートストラップ端子（ＶＢ）と接続される。ダイオードＤ１のカソードはＶＢ端子と接続され、そのアノードはＶＣＣ端子と接続される。ハイサイドトランジスタＭ１がスイッチングされることにより、キャパシタＣ１がチャージポンプされ、ＶＢ端子には、ＶＳ端子よりもＶ_ＣＣ−Ｖ_Ｆ高い直流電圧が発生する。Ｖ_Ｆは、ダイオードＤ１の順方向電圧である。後述のレベルシフタ１１２、波形整形器１１４、ハイサイドドライバ１１６は、ＶＢ端子の電圧（ブートストラップ電圧という）Ｖ_Ｂを電源電圧として動作する。

制御信号Ｓ_ＩＮ＿Ｈは、ハイサイドトランジスタＭ１のオン、オフを指示するデジタル信号であり、ハイレベルがハイサイドトランジスタＭ１のオンに、ローレベルがハイサイドトランジスタＭ１のオフに対応する。エッジ検出回路１１０は、制御信号Ｓ_ＩＮ＿Ｈのポジティブエッジ、ネガティブエッジを検出し、ポジティブエッジにおいてセットパルスＶＬ＿Ｓをアサート（ハイレベル）し、ネガティブエッジにおいてリセットパルスＶＬ＿Ｒをアサート（ハイレベル）する。エッジ検出回路１１０は、電源電圧Ｖ_ＣＣを受けて動作し、したがってセットパルスＶＬ＿Ｓ、リセットパルスＶＬ＿Ｒのハイレベル電圧は、電源電圧Ｖ_ＣＣとなる。

レベルシフタ１１２は、セットパルスＶＬ＿Ｓ、リセットパルスＶＬ＿Ｒのハイレベル電圧を、ブートストラップ電圧Ｖ_Ｂにレベルシフトし、セットパルスＶＨ＿Ｓ、リセットパルスＶＨ＿Ｒを生成する。

波形整形器１１４は、セットパルスＶＨ＿Ｓに応答して第１レベル（たとえばハイレベル）、リセットパルスＶＨ＿Ｒに応答して第２レベル（たとえばローレベル）に遷移する駆動パルスＳ_Ｐを生成する。ハイサイドドライバ１１６は、駆動パルスＳ_ＰにもとづいてハイサイドトランジスタＭ１をスイッチングする。

ローサイドドライバ１１８は、ＬＩＮ端子に入力される制御信号Ｓ_ＩＮ＿Ｌに応じてローサイドトランジスタＭ２をスイッチングする。

図２は、本発明者らが検討したレベルシフタ１１２および波形整形器１１４の回路図である。レベルシフタ１１２は、高耐圧のＮチャンネルＭＯＳトランジスタＭ１１、Ｍ１２と、抵抗Ｒ１１〜Ｒ１４、ダイオードＤ１１、Ｄ１２を有する。

波形整形器１１４は、主として反転回路１２０およびＲＳフリップフロップ１２２を含む。図２のレベルシフタ１１２のレベルシフト後の出力ＨＶ＿Ｓ、ＨＶ＿Ｒは、入力されるレベルシフト前のパルスＬＶ＿Ｓ、ＬＶ＿Ｒが反転された論理となっている（本明細書において、＃は反転論理を示す）。そこで反転回路１２０は、パルスＨＶ＿Ｓ、ＨＶ＿Ｒそれぞれを論理反転し、もとのパルスＬＶ＿Ｓ、ＬＶ＿Ｒと同じ論理レベルに戻す。ＲＳフリップフロップ１２２は、反転回路１２０を経たパルスＡ、Ｂを受け、駆動パルスＳ_Ｐを生成する。

特開平９−２０００２０号公報 特開平９−２３２９２９号公報

三相インバータでは、ある相は別の相の逆起電力に起因するノイズにさらされる。このノイズにより、セットパルスＬＶ＿Ｓ、リセットパルスＬＶ＿Ｒのいずれもがアサートされていないにも関わらず、ＶＳ端子あるいはＶＢ端子の電圧変動により、セットパルスＨＶ＿Ｓ、ＨＶ＿Ｒが変動する状況が生じうる。

図３は、レベルシフタ１１２および波形整形器１１４におけるノイズの影響を示す波形図である。反転セットパルス＃ＨＶ＿Ｓ、反転リセットパルス＃ＨＶ＿Ｒは、ネガティブエッジは急峻に変化するが、ポジティブエッジは、トランジスタＭ１１、Ｍ１２の寄生容量（ドレインソース間容量）の影響により、緩やかに遷移する。

ノイズの影響により、もとのセットパルスＶＬ＿Ｓ、リセットパルスＶＬ＿Ｒがローレベル（ネゲート）であるにもかかわらず、反転セットパルス＃ＨＶ＿Ｓ、反転リセットパルス＃ＨＶ＿Ｒが両方、ローレベルに遷移し、したがって反転回路１２０を経たパルスＡ、Ｂが両方、ハイレベルに遷移する状況が生じうる。つまり、ＲＳフリップフロップ１２２がセット優先であれば、ローレベルである駆動パルスＳ_Ｐはハイレベルに遷移し、ＲＳフリップフロップ１２２がリセット優先であれば、ハイレベルである駆動パルスＳ_Ｐはローレベルに遷移するという問題が生ずる。

加えて、反転セットパルス＃ＨＶ＿Ｓ、反転リセットパルス＃ＨＶ＿Ｒのポジティブエッジの時定数は、トランジスタＭ１１、Ｍ１２の寄生容量や抵抗Ｒ１１、Ｒ１２の抵抗値で定まるところ、素子バラツキによりセット側とリセット側とで時定数が異なる状況が生じうる。このことが、ノイズに起因するセットパルスＡ、リセットパルスＢの対策をより困難とする。

なお、ここで説明する課題を、当業者の一般的な認識としてとらえてはならず、本発明者らが独自に認識したものである。またこの問題は、三相インバータに限らず、さまざまなブリッジ回路において生じうる。

本発明は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、ノイズの影響を抑制しつつ、高速動作が可能なゲート駆動回路の提供にある。

本発明のある態様は、入力セットパルスがアサートされるとハイサイドトランジスタをオンし、入力リセットパルスがアサートされるとハイサイドトランジスタをオフするゲート駆動回路に関する。このゲート駆動回路は、入力セットパルスおよび入力リセットパルスそれぞれをレベルシフトし、中間セットパルスおよび中間リセットパルスを生成するレベルシフト回路と、第１しきい値を有し、中間セットパルスを受け、第１セットパルスを生成する第１インバータと、第１しきい値と異なる第２しきい値を有し、中間セットパルスを受け、第２セットパルスを生成する第２インバータと、第１しきい値を有し、中間リセットパルスを受け、第１リセットパルスを生成する第３インバータと、第２しきい値を有し、中間リセットパルスを受け、第２リセットパルスを生成する第４インバータと、第２リセットパルスを用いて第１セットパルスをマスクし、出力セットパルスを生成するとともに、第２セットパルスを用いて第１リセットパルスをマスクし、出力リセットパルスを生成するロジック回路と、出力セットパルスおよび出力リセットパルスを受け、それらに応じてレベルが遷移する駆動パルスを出力するフリップフロップと、駆動パルスに応じてハイサイドトランジスタを駆動するドライバと、を備える。

正常に動作していればセットパルスとリセットパルスが同時にアサートされないことを根拠として、セットパルスとリセットパルスの同時アサートを無効化すべく、セットパルスをリセットパルスを利用してマスクし、リセットパルスをセットパルスを利用してマスクすることにより、ノイズの影響により、出力セットパルス、出力リセットパルスがアサートされるのを防止できる。
また、マスク用の第２セットパルスを、第１セットパルスとは異なるしきい値を用いて生成し、同様に、マスク用の第２リセットパルスを、第１リセットパルスとは異なるしきい値を用いて生成することにより、前段のレベルシフタのセット・リセット間のアンバランスに起因して、中間セットパルスと中間リセットパルスの時定数が異なる場合に、時定数のばらつきを除去することができる。
そして、容量を用いたフィルタが、セットパルスやリセットパルスの経路上に挿入されないため、高速なスイッチングが可能となる。

ロジック回路は、第１セットパルスと、第２リセットパルスの反転信号の論理積を出力セットパルスとして出力する第１ＡＮＤゲートと、第１リセットパルスと、第２セットパルスの反転信号の論理積を出力リセットパルスとして出力する第２ＡＮＤゲートと、第１セットパルスと第２リセットパルスの論理和をクロック信号として出力するＯＲゲートと、を含んでもよい。フリップフロップは、Ｊ端子に出力セットパルスを受け、Ｋ端子に出力リセットパルスを受け、クロック端子にクロック信号を受け、駆動パルスを出力するＪＫフリップフロップを含んでもよい。

ロジック回路は、第１セットパルスの反転信号と、第２リセットパルスの否定論理和を出力セットパルスとして出力する第１ＮＯＲゲートと、第１リセットパルスの反転信号と、第２セットパルスの否定論理和を出力リセットパルスとして出力する第２ＮＯＲゲートと、第１セットパルスと第２リセットパルスの論理和をクロック信号として出力するＯＲゲートと、を含んでもよい。フリップフロップは、Ｊ端子に出力セットパルスを受け、Ｋ端子に出力リセットパルスを受け、クロック端子にクロック信号を受け、駆動パルスを出力するＪＫフリップフロップを含んでもよい。

ロジック回路は、第１セットパルスの反転信号と、第２リセットパルスの否定論理和を出力セットパルスとして出力する第１ＮＯＲゲートと、第１リセットパルスの反転信号と、第２セットパルスの否定論理和を出力リセットパルスとして出力する第２ＮＯＲゲートと、を含んでもよい。フリップフロップは、セット端子に出力セットパルスを受け、リセット端子に出力リセットパルスを受け、駆動パルスを出力するＲＳフリップフロップを含んでもよい。

ロジック回路は、第１セットパルスと、第２リセットパルスの反転信号の論理積を出力セットパルスとして出力する第１ＡＮＤゲートと、第１リセットパルスと、第２セットパルスの反転信号の論理積を出力リセットパルスとして出力する第２ＡＮＤゲートと、を含んでもよい。フリップフロップは、セット端子に出力セットパルスを受け、リセット端子に出力リセットパルスを受け、駆動パルスを出力するＲＳフリップフロップを含んでもよい。

ロジック回路は、第１セットパルスと第１リセットパルスの論理積を生成するＡＮＤゲートと、第２セットパルスと第２リセットパルスの否定論理和を生成するＮＯＲゲートと、セット端子にＡＮＤゲートの出力を受け、リセット端子にＮＯＲゲートの出力を受け、反転出力端子からクロック信号を出力するＲＳフリップフロップと、を含み、第１セットパルスを出力セットパルスとして、第１リセットパルスを出力リセットパルスとして出力し、フリップフロップは、Ｊ端子に出力セットパルスを受け、Ｋ端子に出力リセットパルスを受け、クロック端子にクロック信号を受け、駆動パルスを出力するＪＫフリップフロップを含んでもよい。

本発明の別の態様は、スイッチング出力回路に関する。スイッチング出力回路は、ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、ハイサイドトランジスタおよびローサイドトランジスタを駆動する上述のいずれかに記載のゲート駆動回路と、を備える。

本発明の別の態様は、電子機器に関する。電子機器は、ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、ハイサイドトランジスタおよびローサイドトランジスタを駆動する上述のいずれかに記載のゲート駆動回路と、ブリッジ回路に接続されるモータと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ノイズの影響を抑制しつつ、高速動作が可能なゲート駆動回路が提供できる。

本発明者らが検討したスイッチング出力回路の回路図である。 本発明者らが検討したレベルシフタおよび波形整形器の回路図である。 レベルシフタおよび波形整形器におけるノイズの影響を示す波形図である。 実施の形態に係るゲート駆動回路の回路図である。 第１の構成例に係るゲート駆動回路の回路図である。 図６（ａ）、（ｂ）は、本発明者らが検討した別の構成例に係る波形整形器の回路図である。 図７（ａ）〜（ｃ）は、図６（ａ）の波形整形器の波形図である。 図８（ａ）、（ｂ）は、図５のゲート駆動回路の動作波形図である。 図９（ａ）〜（ｃ）は、第２〜第４の構成例に係る波形整形器の回路図である。 第５の構成例に係る波形整形器の回路図である。 図１１（ａ）、（ｂ）は、図１０の波形整形器の動作波形図である。 ゲート駆動回路を備える電子機器のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係るゲート駆動回路１０８の回路図である。ゲート駆動回路１０８は、図１のスイッチング出力回路１００ｒに利用され、ハイサイドトランジスタおよびローサイドトランジスタを駆動する。本発明においてローサイド側の構成は特に限定されるものではなく、公知技術を用いればよいため、図４には、ハイサイド側の構成のみが示され、ローサイド側は省略される。ゲート駆動回路１０８は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。

ゲート駆動回路１０８は、入力セットパルスＬＶ＿Ｓがアサート（正論理系においてハイレベル）されるとハイサイドトランジスタＭ１をオンし、入力リセットパルスＬＶ＿ＲがアサートされるとハイサイドトランジスタＭ１をオフする。

ゲート駆動回路１０８は、レベルシフタ１１２、波形整形器１１４、ハイサイドドライバ１１６を備える。

レベルシフタ１１２はＶ_ＣＣ−０Ｖ間でスイングする入力セットパルスＬＶ＿Ｓ、入力リセットパルスＬＶ＿Ｒを受け、それらをＶ_Ｂ−Ｖ_Ｓ間でスイングするようにレベルシフトし、中間セットパルス２００（＃ＨＶ＿Ｓ）および中間リセットパルス２０２を生成する。中間セットパルス２００および中間リセットパルス２０２（＃ＨＶ＿Ｒ）は、入力されるセットパルスＬＶ＿Ｓ、リセットパルスＬＶ＿Ｒに対して反転論理を有する。

レベルシフタ１１２は、高耐圧のＮチャンネルＭＯＳトランジスタＭ１１、Ｍ１２と、抵抗Ｒ１１〜Ｒ１４、ダイオードＤ１１、Ｄ１２を有する。抵抗Ｒ１３、Ｒ１４は省略可能である。またレベルシフタ１１２の構成は特に限定されるものではなく、その他の公知技術を用いて構成してもよい。

波形整形器１１４は、第１インバータＩＮＶ１〜第４インバータＩＮＶ４、ロジック回路１３０およびフリップフロップ１３１を含む。第１インバータＩＮＶ１は、第１しきい値Ｖ_ＴＨ１を有し、中間セットパルス２００を受け、第１セットパルス２０４（Ｓ１）を生成する。第１セットパルス２０４は、もとの入力セットパルスＬＶ＿Ｓと同じ論理レベルを有する。

第２インバータＩＮＶ２は、第１しきい値Ｖ_ＴＨ１と異なる第２しきい値Ｖ_ＴＨ２を有し、中間セットパルス２００を受け、第２セットパルス２０６を生成する。第２しきい値Ｖ_ＴＨ２は、第１しきい値Ｖ_ＴＨ１よりも高く設定される。インバータのしきい値を変化させる方法は特に限定されず、公知技術を用いればよい。たとえばＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズを変化させることにより、あるいはインバータの電流経路に抵抗を挿入することにより、異なるしきい値を設定できる。

第３インバータＩＮＶ３は、第１しきい値Ｖ_ＴＨ１を有し、中間リセットパルス２０２を受け、第１リセットパルス２０８（Ｒ１）を生成する。第１リセットパルス２０８は、もとの入力リセットパルスＬＶ＿Ｒと同じ論理レベルを有する。第４インバータＩＮＶ４は、第２しきい値Ｖ_ＴＨ２を有し、中間リセットパルス２０２を受け、第２リセットパルス２１０を生成する。

ロジック回路１３０は、第２リセットパルス２１０を用いて第１セットパルス２０４をマスクし、出力セットパルス２１２（Ｓ３）を生成するとともに、第２セットパルス２０６を用いて第１リセットパルス２０８をマスクし、出力リセットパルス２１４（Ｒ３）を生成する。

フリップフロップ１３１は、出力セットパルス２１２および出力リセットパルス２１４を受け、それらに応じてレベルが遷移する駆動パルスＳ_Ｐを出力する。ハイサイドドライバ１１６は、駆動パルスＳ_Ｐに応じてハイサイドトランジスタＭ１を駆動する。

以上が実施の形態に係るゲート駆動回路１０８の基本構成である。続いて、その具体的な構成例を説明する。

図５は、第１の構成例に係るゲート駆動回路１０８ａの回路図である。ロジック回路１３０ａは、インバータ１３２、インバータ１３４、第１ＡＮＤゲート１３６、第２ＡＮＤゲート１３８、ＯＲゲート１４０を含む。

インバータ１３２、１３４はそれぞれ、第２セットパルス２０６、第２リセットパルス２１０を反転する。第１ＡＮＤゲート１３６は、第１セットパルス２０４と、第２リセットパルス２１０の反転信号（インバータ１３４の出力Ｒ２）の論理積を出力セットパルス２１２として出力する。第２ＡＮＤゲート１３８は、第１リセットパルス２０８と、第２セットパルス２０６の反転信号（インバータ１３２の出力Ｓ２）の論理積を出力リセットパルス２１４として出力する。ＯＲゲート１４０は、第１セットパルス２０４と第２リセットパルス２１０の論理和をクロック信号２１６（ＣＬＫ）として出力する。

ロジック回路１３０ａは、ＪＫフリップフロップを含む。ＪＫフリップフロップは、Ｊ端子に出力セットパルス２１２を受け、Ｋ端子に出力リセットパルス２１４を受け、クロック端子にクロック信号２１６を受け、出力端子Ｑから、駆動パルスＳ_Ｐを出力する。

以上がゲート駆動回路１０８ａの構成である。続いてその動作を説明するが、その前に、ゲート駆動回路１０８において生じうる問題を説明する。

図６（ａ）、（ｂ）は、本発明者らが検討した別の構成例に係る波形整形器１１４ｐの回路図である。第１インバータＩＮＶ１、第３インバータＩＮＶ３のしきい値は、第１しきい値Ｖ_ＴＨ１である。

ロジック回路１３０ｐは、第１セットパルス２０４（Ａ）を、第１リセットパルス２０８（Ｂ）を直接用いてマスクし、第１リセットパルス２０８（Ｂ）を、第１セットパルス２０４（Ａ）を直接用いてマスクする。インバータ１８０、１８２は、第１セットパルス２０４、第１リセットパルス２０８を反転する。ＮＯＲゲート１８４は、インバータ１８０の出力（Ｃ）と第１リセットパルス２０８の否定論理を出力セットパルス２１２（Ｅ）として、ＲＳフリップフロップ１３１のセット端子に出力する。ＮＯＲゲート１８６は、インバータ１８２の出力（Ｄ）と第１セットパルス２０４の否定論理を出力リセットパルス２１４（Ｆ）として、ＲＳフリップフロップ１３１のリセット端子に出力する。

図７（ａ）は、図６（ａ）の波形整形器１１４ｐの波形図であり、前段のレベルシフタ１１２のセット、リセットの時定数が等しいときの波形である。この場合、ノイズにより第１セットパルス２０４（＃ＨＶ＿Ｓ）、第１リセットパルス２０８（＃ＨＶ＿Ｒ）が遷移しても、出力セットパルス２１２（Ｅ）、出力リセットパルス２１４（Ｆ）は遷移しない。つまりノイズの影響は除去される。

図７（ｂ）は、図６（ａ）の波形整形器１１４ｐの波形図であり、前段のレベルシフタ１１２のセット、リセットの時定数が異なるときの波形である。この場合、ノイズにより第１セットパルス２０４（＃ＨＶ＿Ｓ）、第１リセットパルス２０８（＃ＨＶ＿Ｒ）が遷移したときに、出力セットパルス２１２（Ｅ）がアサートされ、駆動パルスＳ_Ｐに影響を与えてしまい、ノイズの影響を除去することができないという問題が生ずる（第１課題という）。リセット側の時定数が長ければ、意図せずに出力リセットパルス２１４（Ｆ）がアサートされる。

図６（ｂ）は、第１課題を解決するために改良された波形整形器１１４ｑの回路図である。この波形整形器１１４ｑは、出力セットパルス２１２、出力リセットパルス２１４のノイズを除去するためのフィルタ１８８、１９０を備える。これにより、図７（ｂ）の波形Ｅに示すような出力セットパルス２１２、出力リセットパルス２１４のノイズを除去できる。ところが図６（ｂ）の構成では、別の問題が生ずる。図７（ｃ）は、正常動作時に、入力セットパルスＬＶ＿Ｓがアサートされたときの動作波形図である。この場合、ノイズ除去用のフィルタ１８８によって、出力セットパルス２１２（Ｅ）が遅延されることとなり、波形整形器１１４ｑの動作速度が低下する。フィルタ１９０も同様の問題を引き起こす（第２課題という）。

問題が明らかになったところで、実施の形態に係るゲート駆動回路１０８ａの説明に戻る。図８（ａ）、（ｂ）は、図５のゲート駆動回路１０８ａの動作波形図である。はじめに図８（ａ）を参照し、ノイズの影響により、中間セットパルス２００、中間リセットパルス２０２が同時にアサートされたときの動作を説明する。レベルシフタ１１２のセット側とリセット側のアンバランスにより、セットパルス＃ＨＶ＿Ｓ、＃ＨＶ＿Ｒの時定数は異なっている。

第２インバータＩＮＶ２のしきい値Ｖ_ＴＨ２を第１インバータＩＮＶ１のしきい値Ｖ_ＴＨ１より高くしているため、マスク用のセットパルスＳ２のパルス幅は、セットパルスＳ１より長く引き延ばされている。同様に、マスク用のリセットパルスＲ２のパルス幅は、リセットパルスＲ１より長く引き延ばされている。引き延ばされたセットパルスＳ２を用いてリセットパルスＲ１をマスクし、同様に引き延ばされたリセットパルスＲ２を用いてセットパルスＳ１をマスクすることにより、出力セットパルス２１２（Ｓ３）、出力リセットパルス２１４（Ｒ３）はアサートされない。つまり上述の第１課題を解決することができる。

続いて図８（ｂ）を参照し、正常動作時に入力セットパルスＬＶ＿Ｓがアサートされたときの動作を説明する。中間セットパルス＃ＨＶ＿Ｓがローレベルに遷移すると直ちにセットパルスＳ３がハイレベルに遷移し、駆動パルスＳ_Ｐが遷移する。これは、図６（ｂ）に示すセットパルスＳ１、Ｓ２、Ｓ３を遅延させるフィルタが存在しないためである。このように実施の形態に係るゲート駆動回路１０８によれば、第２課題も解決することができる。つまりノイズの影響を抑制しつつ、高速動作が可能となる。また、一般的にはフィルタを構成するためにはキャパシタが必要であり、回路面積が大きくなるのに対して、フィルタレス構造とすることで、回路面積を削減できるという効果も得られる。

続いて、ゲート駆動回路１０８の別の構成例を説明する。
図９（ａ）は、第２の構成例に係る波形整形器１１４ｂの回路図である。ロジック回路１３０ｂは、インバータ１４２、１４４、第１ＮＯＲゲート１４６、第２ＮＯＲゲート１４８、ＯＲゲート１５０を含む。インバータ１４２、１４４はそれぞれ、第１セットパルス２０４、第１リセットパルス２０８を反転する。第１ＮＯＲゲート１４６は、第１セットパルス２０４の反転信号と、第２リセットパルス２１０の否定論理和を出力セットパルス２１２として出力する。第２ＮＯＲゲート１４８は、第１リセットパルス２０８の反転信号と、第２セットパルス２０６の否定論理和を出力リセットパルス２１４として出力する。ＯＲゲート１５０は、第１セットパルス２０４と第２リセットパルス２１０の論理和をクロック信号２１６として出力する。ＪＫフリップフロップ１３１ｂは、Ｊ端子に出力セットパルス２１２を受け、Ｋ端子に出力リセットパルス２１４を受け、クロック端子にクロック信号２１６を受け、駆動パルスＳ_Ｐを出力する。

図９（ｂ）は、第３の構成例に係る波形整形器１１４ｃの回路図である。ロジック回路１３０ｃは、インバータ１４２、１４４、第１ＮＯＲゲート１４６、第２ＮＯＲゲート１４８、を含む。フリップフロップ１３１ｃはＲＳフリップフロップを含む。ＲＳフリップフロップのセット端子には出力セットパルス２１２が、リセット端子には出力リセットパルス２１４が入力される。

図９（ｃ）は、第４の構成例に係る波形整形器１１４ｄの回路図である。ロジック回路１３０ｄは、インバータ１５２、１５４、第１ＡＮＤゲート１５６、第２ＡＮＤゲート１５８を含む。インバータ１５２、１５４はそれぞれ、第２セットパルス２０６、第２リセットパルス２１０を反転する。第１ＡＮＤゲート１５６は、第１セットパルス２０４と、第２リセットパルス２１０の反転信号の論理積を出力セットパルス２１２として出力する。第２ＡＮＤゲート１５８は、第１リセットパルス２０８と、第２セットパルス２０６の反転信号の論理積を出力リセットパルス２１４として出力する。

当業者によれば、図９（ａ）〜（ｃ）の波形整形器１１４ｂ〜１１４ｄが、図５の波形整形器１１４ａと等価であり、同様の効果が得られることが理解されよう。

図１０は、第５の構成例に係る波形整形器１１４ｅの回路図である。バッファ１６０、１６２、１６４、１６６はそれぞれ、第１セットパルス２０４、第２セットパルス２０６、第１リセットパルス２０８、第２リセットパルス２１０を受ける。バッファは信号の論理レベルに影響を与えない。ＡＮＤゲート１６８は、第１セットパルス２０４と第１リセットパルス２０８の論理積を生成する。ＮＯＲゲート１７０は、第２セットパルス２０６と第２リセットパルス２１０の否定論理和を生成する。ＲＳフリップフロップ１７２は、セット端子にＡＮＤゲート１６８の出力を受け、リセット端子にＮＯＲゲート１７０の出力を受け、反転出力端子からクロック信号２１６を出力する。ロジック回路１３０ｅは、バッファ１６０を経た第１セットパルス２０４を出力セットパルス２１２として、バッファ１６４を経た第１リセットパルス２０８を出力リセットパルス２１４として出力する。フリップフロップ１３１ｅは、ＪＫフリップフロップを含み、Ｊ端子に出力セットパルス２１２を受け、Ｋ端子に出力リセットパルス２１４を受け、クロック端子にクロック信号２１６を受け、駆動パルスＳ_Ｐを出力する。

図１１（ａ）、（ｂ）は、図１０の波形整形器１１４ｅの動作波形図である。図１１（ａ）は、ノイズの影響により中間セットパルス＃ＨＶ＿Ｓ、中間リセットパルス＃ＨＶ＿Ｒが同時に遷移したときの波形である。図１１（ｂ）は、通常動作時に入力セットパルスＬＶ＿Ｓがアサートされたときの波形である。このように、図８の波形整形器１１４ｅによっても、図５の波形整形器１１４ａと同様の効果が得られる。

最後にゲート駆動回路１０８の用途を説明する。図１２は、ゲート駆動回路１０８を備える電子機器３００のブロック図である。
電子機器３００は、モータ３０２、整流回路３０４、平滑コンデンサ３０６、三相ブリッジ回路１０６Ｕ〜１０６Ｗ、ゲート駆動回路１０８Ｕ〜１０８Ｗを備える。たとえば電子機器３００はエアコンや冷蔵庫などであり、モータ３０２は、コンプレッサを回転させる三相モータである。

整流回路３０４は、交流電圧Ｖ_ＡＣを全波整流する。平滑コンデンサ３０６は、整流された交流電圧を平滑化する。三相ブリッジ回路１０６のＵ相〜Ｗ相の出力は、モータ３０２と接続される。ゲート駆動回路１０８Ｕ〜１０８Ｗは、対応するブリッジ回路１０６Ｕ〜１０６Ｗを駆動する。コントローラ３１０は、各相について、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２のオン、オフを指示する制御信号Ｓ_ＩＮ＿Ｈ、Ｓ_ＩＮ＿Ｌを生成し、対応するゲート駆動回路１０８に出力する。

ゲート駆動回路１０８は、三相モータを駆動するアプリケーションのみでなく、単相モータを駆動するアプリケーションにも適用可能である。この場合、ブリッジ回路１０６を１個用いてハーフブリッジ回路として利用してもよいし、ブリッジ回路１０６を２個用いてＨブリッジ回路（フルブリッジ回路）として利用してもよい。

ゲート駆動回路１０８は、インバータ（モータ駆動回路）以外にも利用可能である。たとえばブリッジ回路１０６は、ＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータ、ＰＦＣ回路にも用いることができる。

なお、本願発明の課題を明確とするために参照した図６（ａ）、（ｂ）の波形整形器１１４ｐ、１１４ｑを公知技術として認定してはならず、これらも本発明のひとつの態様と把握してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…スイッチング出力回路、Ｍ１…ハイサイドトランジスタ、Ｍ２…ローサイドトランジスタ、１０２…入力ライン、１０４…出力ライン、１０６…ブリッジ回路、１０８…ゲート駆動回路、１１０…エッジ検出回路、１１２…レベルシフタ、１１４…波形整形器、１１６…ハイサイドドライバ、１１８…ローサイドドライバ、１２０…反転回路、１２２…ＲＳフリップフロップ、ＩＮＶ１…第１インバータ、ＩＮＶ２…第２インバータ、ＩＮＶ３…第３インバータ、ＩＮＶ４…第４インバータ、１３０…ロジック回路、１３１…フリップフロップ、１３２，１３４…インバータ、１３６…第１ＡＮＤゲート、１３８…第２ＡＮＤゲート、１４０…ＯＲゲート、１４２，１４４…インバータ、１４６…第１ＮＯＲゲート、１４８…第２ＮＯＲゲート、１５０…ＯＲゲート、１５２，１５４…インバータ、１５６…第１ＡＮＤゲート、１５８…第２ＡＮＤゲート、１６０，１６２，１６４，１６６…バッファ、１６８…ＡＮＤゲート、１７０…ＮＯＲゲート、１７２…ＲＳフリップフロップ、２００…中間セットパルス、２０２…中間リセットパルス、２０４…第１セットパルス、２０６…第２セットパルス、２０８…第１リセットパルス、２１０…第２リセットパルス、２１２…出力セットパルス、２１４…出力リセットパルス、２１６…クロック信号、３００…電子機器、３０２…モータ、３０４…整流回路、３０６…平滑コンデンサ、３１０…コントローラ。

Claims (12)

1. 入力セットパルスがアサートされるとハイサイドトランジスタをオンし、入力リセットパルスがアサートされると前記ハイサイドトランジスタをオフするゲート駆動回路であって、
   前記入力セットパルスおよび前記入力リセットパルスそれぞれをレベルシフトし、中間セットパルスおよび中間リセットパルスを生成するレベルシフト回路と、
   第１しきい値を有し、前記中間セットパルスを受け、第１セットパルスを生成する第１インバータと、
   前記第１しきい値と異なる第２しきい値を有し、前記中間セットパルスを受け、第２セットパルスを生成する第２インバータと、
   前記第１しきい値を有し、前記中間リセットパルスを受け、第１リセットパルスを生成する第３インバータと、
   前記第２しきい値を有し、前記中間リセットパルスを受け、第２リセットパルスを生成する第４インバータと、
   前記第２リセットパルスを用いて前記第１セットパルスをマスクし、出力セットパルスを生成するとともに、前記第２セットパルスを用いて前記第１リセットパルスをマスクし、出力リセットパルスを生成するロジック回路と、
   前記出力セットパルスおよび前記出力リセットパルスを受け、それらに応じてレベルが遷移する駆動パルスを出力するフリップフロップと、
   前記駆動パルスに応じて前記ハイサイドトランジスタを駆動するドライバと、
   を備えることを特徴とするゲート駆動回路。
2. 前記ロジック回路は、
   前記第１セットパルスと、前記第２リセットパルスの反転信号の論理積を前記出力セットパルスとして出力する第１ＡＮＤゲートと、
   前記第１リセットパルスと、前記第２セットパルスの反転信号の論理積を前記出力リセットパルスとして出力する第２ＡＮＤゲートと、
   前記第１セットパルスと前記第２リセットパルスの論理和をクロック信号として出力するＯＲゲートと、
   を含み、
   前記フリップフロップは、Ｊ端子に前記出力セットパルスを受け、Ｋ端子に前記出力リセットパルスを受け、クロック端子に前記クロック信号を受け、前記駆動パルスを出力するＪＫフリップフロップを含むことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記ロジック回路は、
   前記第１セットパルスの反転信号と、前記第２リセットパルスの否定論理和を前記出力セットパルスとして出力する第１ＮＯＲゲートと、
   前記第１リセットパルスの反転信号と、前記第２セットパルスの否定論理和を前記出力リセットパルスとして出力する第２ＮＯＲゲートと、
   前記第１セットパルスと前記第２リセットパルスの論理和をクロック信号として出力するＯＲゲートと、
   を含み、
   前記フリップフロップは、Ｊ端子に前記出力セットパルスを受け、Ｋ端子に前記出力リセットパルスを受け、クロック端子に前記クロック信号を受け、前記駆動パルスを出力するＪＫフリップフロップを含むことを特徴とする請求項１に記載のゲート駆動回路。
4. 前記ロジック回路は、
   前記第１セットパルスの反転信号と、前記第２リセットパルスの否定論理和を前記出力セットパルスとして出力する第１ＮＯＲゲートと、
   前記第１リセットパルスの反転信号と、前記第２セットパルスの否定論理和を前記出力リセットパルスとして出力する第２ＮＯＲゲートと、
   を含み、
   前記フリップフロップは、セット端子に前記出力セットパルスを受け、リセット端子に前記出力リセットパルスを受け、前記駆動パルスを出力するＲＳフリップフロップを含むことを特徴とする請求項１に記載のゲート駆動回路。
5. 前記ロジック回路は、
   前記第１セットパルスと、前記第２リセットパルスの反転信号の論理積を前記出力セットパルスとして出力する第１ＡＮＤゲートと、
   前記第１リセットパルスと、前記第２セットパルスの反転信号の論理積を前記出力リセットパルスとして出力する第２ＡＮＤゲートと、
   を含み、
   前記フリップフロップは、セット端子に前記出力セットパルスを受け、リセット端子に前記出力リセットパルスを受け、前記駆動パルスを出力するＲＳフリップフロップを含むことを特徴とする請求項１に記載のゲート駆動回路。
6. 前記ロジック回路は、
   前記第１セットパルスと前記第１リセットパルスの論理積を生成するＡＮＤゲートと、
   前記第２セットパルスと前記第２リセットパルスの否定論理和を生成するＮＯＲゲートと、
   セット端子に前記ＡＮＤゲートの出力を受け、リセット端子に前記ＮＯＲゲートの出力を受け、反転端子からクロック信号を出力するＲＳフリップフロップと、
   を含み、前記第１セットパルスを前記出力セットパルスとして、前記第１リセットパルスを前記出力リセットパルスとして出力し、
   前記フリップフロップは、Ｊ端子に前記出力セットパルスを受け、Ｋ端子に前記出力リセットパルスを受け、クロック端子に前記クロック信号を受け、前記駆動パルスを出力するＪＫフリップフロップを含むことを特徴とする請求項１に記載のゲート駆動回路。
7. 入力セットパルスがアサートされるとハイサイドトランジスタをオンし、入力リセットパルスがアサートされると前記ハイサイドトランジスタをオフするゲート駆動回路であって、
   前記入力セットパルスおよび前記入力リセットパルスそれぞれをレベルシフトし、中間セットパルスおよび中間リセットパルスを生成するレベルシフト回路と、
   前記中間セットパルスを受け、第１セットパルスを生成する第１インバータと、
   前記中間リセットパルスを受け、第１リセットパルスを生成する第３インバータと、
   前記第１リセットパルスを用いて前記第１セットパルスをマスクし、出力セットパルスを生成するとともに、前記第１セットパルスを用いて前記第１リセットパルスをマスクし、出力リセットパルスを生成するロジック回路と、
   前記出力セットパルスおよび前記出力リセットパルスを受け、それらに応じてレベルが遷移する駆動パルスを出力するフリップフロップと、
   前記駆動パルスに応じて前記ハイサイドトランジスタを駆動するドライバと、
   を備えることを特徴とするゲート駆動回路。
8. 入力セットパルスがアサートされるとハイサイドトランジスタをオンし、入力リセットパルスがアサートされると前記ハイサイドトランジスタをオフするゲート駆動回路であって、
   前記入力セットパルスおよび前記入力リセットパルスそれぞれをレベルシフトし、中間セットパルスおよび中間リセットパルスを生成するレベルシフト回路と、
   前記中間セットパルスを受け、第１セットパルスを生成する第１インバータと、
   前記中間リセットパルスを受け、第１リセットパルスを生成する第３インバータと、
   前記第１セットパルスと前記第１リセットパルスが同時にアサートされるときに、それらのアサートを無効化するロジック回路と、
   前記ロジック回路を経た前記第１セットパルスおよび前記リセットパルスを受け、それらに応じてレベルが遷移する駆動パルスを出力するフリップフロップと、
   前記駆動パルスに応じて前記ハイサイドトランジスタを駆動するドライバと、
   を備えることを特徴とするゲート駆動回路。
9. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から８のいずれかに記載のゲート駆動回路。
10. ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
    前記ハイサイドトランジスタおよび前記ローサイドトランジスタを駆動する請求項１から９のいずれかに記載のゲート駆動回路と、
    を備えることを特徴とするスイッチング出力回路。
11. ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
    前記ハイサイドトランジスタおよび前記ローサイドトランジスタを駆動する請求項１から９のいずれかに記載のゲート駆動回路と、
    を備えることを特徴とするインバータ装置。
12. ハイサイドトランジスタおよびローサイドトランジスタを含むブリッジ回路と、
    前記ハイサイドトランジスタおよび前記ローサイドトランジスタを駆動する請求項１から９のいずれかに記載のゲート駆動回路と、
    前記ブリッジ回路に接続されるモータと、
    を備えることを特徴とする電子機器。

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