JP2011244185A - スイッチング素子駆動回路 - Google Patents

Abstract

【課題】電力伝送効率が良く、より小型化できるスイッチング素子駆動回路を提供する。
【解決手段】スイッチング素子１０２のゲート信号を発生させる制御演算装置１０１と、スイッチング素子と制御演算装置との絶縁を確保するトランス１１０と、第１の周波数とより速い第２の周波数の信号を発生する発振装置１０５，１０７と、ゲート信号の立ち上がり及び立ち下りの瞬間に一定時間だけ第１の周波数から第２の周波数に変化させた交流信号を出力する交流周波数変更手段１１１と、第１の周波数を第１のゲインにて変圧し、第２の周波数をより大きな第２のゲインで変圧して出力する共振回路１１０，１０９と、交流信号の振幅変化に従ってゲート信号の立ち上がり及び立ち下がりを復調して復調ゲート信号を出力する復調回路１３２，１３３，１３４と、復調ゲート信号によりスイッチング素子のゲートをオン／オフ駆動するゲートドライブ回路１４２，１４３を備えている。
【選択図】 図１

Description

本発明の実施の形態は、スイッチング素子駆動回路に関する。

直流電力を交流電力に変換する際に、インバータが用いられる。特に、電気自動車やハイブリッド自動車においては、バッテリから供給される直流電力を交流電力に変換し、電動機を回転させる目的でインバータが必要である。インバータはＩＧＢＴやＭＯＳＦＥＴなどのスイッチング素子で構成されており、スイッチング素子をオン／オフさせることにより直流電力を交流電力に変換する。このスイッチング素子をオン／オフする際に必要となるのが、スイッチング素子駆動回路である。

電気自動車やハイブリッド自動車においては、搭乗スペースの確保やバッテリ体積の増大により、インバータの小型化が望まれている。インバータを構成するものにはスイッチング素子、コンデンサ、スイッチング素子駆動回路などがあるが、実施の形態は特にスイッチング素子駆動回路の小型化に関する。

スイッチング素子駆動回路は制御回路とスイッチング素子を絶縁しつつ、スイッチング素子をオン／オフさせる信号を制御回路からスイッチング素子に伝送する機能を有している。一般に、オン／オフ信号はフォトトランジスタなどの光絶縁素子で伝送し、スイッチング素子のゲートに充電するための電力はフライバックコンバータなどの絶縁電源を使用して供給する。フォトトランジスタは寿命によって信号が伝送できなくなる恐れがあり、フライバックコンバータはインダクタンスを確保するために大きなトランスを必要とすることが課題となっている。

特開２００４−２７４２６２号公報（特許文献１）に記載されているスイッチング素子駆動回路では、プリント基板にトランスを実装し、コンデンサと共振回路を形成している。そして共振回路の共振周波数の交流電力でトランスを駆動することによって、電力伝送の効率を上げるようにしている。その結果、特許文献１に開示されているスイッチング素子駆動回路によれば、冷却機構を省略でき、小型化が可能である。さらに、特許文献１のスイッチング素子駆動回路によれば、スイッチング素子のオン／オフ信号はトランスを駆動する交流電力の周波数を切り替えることによって小型トランスを介して伝送し、光絶縁素子を用いない電力伝送を実現している。

ところが、このような従来技術では、スイッチング素子を駆動するオン／オフ信号を、トランスに供給する電圧の周波数を切り替えることによって実現している。例えば、オフのときはトランスとコンデンサの共振周波数で信号を伝送し、オンのときは共振周波数より上にずれた信号としている。この場合、スイッチング素子がオンの期間においては、トランスとコンデンサの共振が成立しなくなるため、トランスに余分な励磁電流が流れ、トランスの抵抗成分における損失が増大する。このため、トランスの発熱が大きくなり、これを冷却するためにトランスの実装面積を大きくせざるを得ないという問題点があった。

特開２００４−２７４２６２号公報

本発明は、上述した従来技術の課題に鑑みてなされたものであり、電力伝送効率が良く、より小型化できるスイッチング素子駆動回路を提供することを目的とする。

実施の形態のスイッチング素子駆動回路は、ゲート信号を受けてオン／オフ動作をするスイッチング素子と、前記スイッチング素子のオン／オフを切り替えるためのゲート信号を発生させる制御演算装置と、前記スイッチング素子と制御演算装置との間の絶縁を確保し、かつ、前記スイッチング素子のゲートに電力を伝送するためにプリント基板上に実装したトランスと、前記トランスの二次側に並列に接続したコンデンサと、前記トランスの一次側にあって、電力を伝送するために第１の周波数とより速い第２の周波数との交流信号を発生させる発振装置と、前記第１の周波数を前記トランスの相互インダクタンスと二次側漏れインダクタンスの合計値を前記並列コンデンサの共振周波数とし、前記トランスの一次側にあって、前記スイッチング素子のオン／オフを切り替えるための前記ゲート信号の立ち上がり及び立ち下りの瞬間に一定時間だけ前記交流信号の周波数を前記第１の周波数から第２の周波数に変化させ、他の期間は前記第１の周波数の交流信号を出力する交流周波数変更手段と、前記トランスを含み、前記第１の周波数を第１のゲインにて変圧し、前記交流周波数変更手段が変化させた前記第２の周波数に対して前記第１の周波数に対するゲインよりも大きな第２のゲインで変圧して交流信号を出力する共振回路と、前記トランスの二次側にあって、前記共振回路からの交流信号を整流し直流電圧を出力する整流回路と、前記トランスの二次側にあって、前記共振回路からの交流信号の振幅を検知する振幅検知回路と、前記トランスの二次側にあって、前記振幅検知回路の検知した前記交流信号の振幅の変化に従って前記スイッチング素子のゲート信号の立ち上がり及び立ち下がりを復調し復調ゲート信号を出力する復調回路と、前記トランスの二次側にあって、前記複数回路の復調する復調ゲート信号により前記スイッチング素子のゲートをオン／オフ駆動するゲートドライブ回路とを備えたことを特徴とする。

第１の実施の形態のスイッチング素子駆動回路の回路図。 上記第１の実施の形態のスイッチング素子駆動回路におけるプリント基板実装のトランスの展開図。 上記第１の実施の形態のスイッチング素子駆動回路における各回路要素の出力信号のタイミングチャート。 上記第１の実施の形態のスイッチング素子駆動回路におけるトランスとコンデンサの共振回路の周波数とゲインの関係を示すグラフ。 上記第１の実施の形態のスイッチング素子駆動回路に対して、フィルタ回路１５３が設置されていないときの信号１０３、１３５、１３８、１３９、１４０の波形図。 上記第１の実施の形態のスイッチング素子駆動回路による信号１０３、１３５、１３８、１３９、１４０の波形図。 第２の実施の形態のスイッチング素子駆動回路の回路図。 上記第２の実施の形態のスイッチング素子駆動回路におけるＪＫフリップフロップの動作の説明図。

以下、実施の形態を図に基づいて詳説する。

（第１の実施の形態）
第１の実施の形態のスイッチング素子駆動回路について、図１〜図４を用いて説明する。図１に示すスイッチング素子駆動回路は、マイクロコントローラ１０１、スイッチング素子１０２、エッジ検出回路１０４、発振回路１０５，１０７、二次側並列コンデンサ１０９、空芯トランス１１０、アナログマルチプレクサ１１１、オペレータアンプで構成される反転増幅回路１１４、抵抗１１５，１１６、Ｂ級プッシュプル回路１１７、カップリングコンデンサ１１９、倍電圧整流回路１２７、リニアレギュレータ１３０、ピークホールド回路１３２、分圧抵抗１３６，１３７、コンパレータ１３３、Ｄ型フリップフロップ１３４、ゲートドライブＩＣ、そしてもう一つのプッシュプル回路１４３、ゲート抵抗１４４を備えている。スイッチング素子駆動回路は、さらに、ツェナーダイオード１５０、コンパレータ１３３に対する抵抗１５１、プルアップ抵抗１５２、フィルタ回路１５３、放電抵抗１５５を備えている。

上記のスイッチング素子駆動回路において、マイクロコントローラ１０１はスイッチング素子１０２をオン／オフさせるためのゲート信号１０３が出力する。スイッチング素子１０２をオンさせるときはゲート信号１０３の電圧はハイの状態になり、オフさせるときにはローの状態をとる。エッジ検出回路１０４は、ゲート信号１０３のハイ／ローが切り替わるエッジを検出してエッジ検出信号１１２を出力する。

発振回路１０５からはゲート信号１０３を変調させる高周波の交流電圧１０６が出力され、発振回路１０７からは交流電圧１０６より高い周波数の交流高周波電圧１０８が出力される。尚、交流電圧１０６の周波数は、二次側並列コンデンサ１０９とトランス１１０で構成される共振回路の共振周波数ｆ_０とする。トランス１１０の相互インダクタンスをＭ、二次側漏れインダクタンスをＬ_２、二次側並列コンデンサ１０９の容量をＣ_Ｐとすると、共振周波数ｆ_０は以下の式で決定される。

したがって、発振回路１０７からの交流電圧１０８はこの共振周波数よりも高い周波数である。

これらの高周波電圧１０６，１０８はアナログマルチプレクサ１１１に入力され、どちらかの高周波電圧がアナログマルチプレクサ１１１から出力される。エッジ検出回路１０４はアナログマルチプレクサ１１１のコントロール端子に接続され、エッジ検出回路１０４の出力信号１１２がハイのとき、アナログマルチプレクサ１１１から交流電圧１０８が出力され、ローのときは交流電圧１０６が出力される。

アナログマルチプレクサ１１１の出力信号１１３はオペアンプ１１４で構成される反転増幅回路に入力される。反転増幅回路に入力された信号１１３は抵抗１１５，１１６によって決定される所定のゲインで電圧増幅され、さらにＢ級プッシュプル回路１１７で電力増幅される。Ｂ級プッシュプル回路１１７の効率をできるだけ高くするため、反転増幅回路の出力電圧のピークは電源電圧１１８にできるだけ近いことが好ましい。電力増幅されたゲート信号は、カップリングコンデンサ１１９を通して、二次側並列コンデンサ１０９とトランス１１０で構成される共振回路に供給される。

カップリングコンデンサ１０９の容量Ｃ_Ｓはトランス１１０の入力インピーダンスのリアクタンス成分を打ち消すように、以下の式で決定する。

ただし、トランス１１０の一次側漏れインダクタンスをＬ_１とする。

トランス１１０は小型にするために、プリント基板の銅箔パターン配線で構成してある。図２にトランス１１０の構造を示す。本実施の形態においてはプリント基板を４層とし、上から１，２，３，４層の順に重なっている。また、１−２層がトランスの１次側を構成し、３−４層が２次側を構成している。

１層に配置したカップリングコンデンサ１１９に接続されたパターン１２０は、内側に向かって渦を描くように配線する。渦の中心まで配線したら、ビア１２１を通して２層に接続し、内側から外側に向かって渦を描くようにパターン１２２を配線する。ビア１２１は１次−２次間の絶縁を確保するために、１−２層のみを接続するブラインドビアとする。１層のパターン１２０を流れる電流によって発生する磁束と、２層のパターン１２２を流れる電流によって発生する磁束が強め合うように、電流が流れる方向を一致させる。つまり、２層の配線が渦を描く方向は１層目の方向と逆にする。パターン１２２の最も外側は、１次側回路のグラウンドに接続される。

２次側のパターン１２３，１２４も１次側と同様にし、３−４層の磁束が強めあうように渦を描くように配線する。３−４層間を接続するビア１２５もブラインドビアとし、絶縁確保のために１−２層を貫通しないようにする。また、１次側で発生した磁束が２次側にできるだけ通過するように、１次側トランスの真下に配線するのが望ましい。尚、１−２層のパターンを巻く方向に対しての３−４層の巻く方向はどちらでもよい。

絶縁確保のために、１−２層の配線の取り出し位置に対し、３−４層の配線の取り出し位置をできるだけ離すように配置する。３層のパターン１２３を二次側並列コンデンサ１０９に接続するために、ビア１２６を設けて４層へ取り出す。このビア１２６も一次側との絶縁のため、ブラインドビアとする。３−４層の配線は二次側並列コンデンサ１０９に接続され、トランス１１０と並列共振回路を構成する。

ゲート信号はトランス１１０の二次側に伝送され、倍電圧整流回路１２７で直流電圧１２８に変換される。尚、二次側に出力される交流電圧１２９が、スイッチング素子１０２を駆動するのに十分大きな値であれば、この倍電圧整流回路１２７の代わりに、より部品構成点数が少ない半波整流回路を採用することもできる。

倍電圧整流回路１２７からの直流電圧１２８は、リニアレギュレータ１３０を通して安定化され、直流電圧１３１として出力される。ここで、リニアレギュレータ１３０の発熱を小さくし効率を良くするためには、倍電圧整流回路１２７からの直流電圧１２８と安定化された直流電圧１３１との電位差は小さいほうが良い。そのため、リニアレギュレータ１３０は低ドロップアウト電圧でも動作するＬＤＯタイプのものがよい。このため、直流電圧１２８が直流電圧１３１を少しだけ上回るように、一次側の電源電圧１１８を決定している。リニアレギュレータ１３０から出る安定化された直流電圧１３１は、二次側を構成する各ＩＣや部品に直流電力を供給する。また、リニアレギュレータ１３０の代わりに効率が良いスイッチングレギュレータを用いてもよい。

倍電圧整流回路１２７の前段の交流電圧１２９の振幅を検知するために、復調回路が設置されている。この復調回路は、ピークホールド回路１３２、コンパレータ１３３とＤ型フリップフロップ１３４で構成され、スイッチング素子１０２のオン／オフ信号を復調する。リニアレギュレータ１３０およびコンパレータ１３３を保護するため、直流電圧１２８と基準電位間にツェナーダイオード１５０を接続してある。コンパレータ１３３の電源電圧および分圧抵抗１３６，１３７は直流電圧１２８に接続し、コンパレータ１３３の非反転入力端子と出力端子にはヒステリシス電圧を設定する抵抗１５１を接続してある。コンパレータ１３３はオープンコレクタまたはオープンドレイン構成のものを用い、出力端子はプルアップ抵抗１５２でフィルタ回路１５３に接続してある。フィルタ回路１５３はダイオード、コンデンサ、抵抗で構成され、その出力信号１５４はＤ型フリップフロップ１３４のクロック端子に入力する。

すなわち、トランス１１０の二次側交流電圧１２９の振幅がピークホールド回路１３２に入力すると、スイッチング素子１０２をオン／オフする度にある時間だけピークホールド回路１３２の出力電圧１３５が上昇する。コンパレータ１３３は直流電圧１２８を抵抗１３６，１３７で分圧した電圧１３８とピークホールド回路１３２の出力電圧１３５とを比較し、出力信号１３９をフィルタ回路１５３に入力する。

スイッチング素子１０２のゲート電圧１４０をＤ型フリップフロップ１３４のＤ端子に入力する。スイッチング素子１０２のゲート端子と基準電位間には放電用の抵抗１５５が接続してある。この構成により、Ｄ型フリップフロップ１３４の出力端子Ｑからは、マイクロコントローラ１０１からのゲート信号１０３が復調された信号、すなわち、復調されたゲート信号１４１が出力される。復調されたゲート信号１４１はゲートドライブＩＣ１４２に入力され、プッシュプル回路１４３、ゲート抵抗１４４を通して、スイッチング素子１０２のゲートに電荷を充放電する。

次に、上述した構成の本実施の形態のスイッチング素子駆動回路の動作を説明する。図３に各信号のタイミングチャートを示してある。スイッチング素子１０２をオフからオン状態に切り替える際の動作を例にとって説明する。このときはマイクロコントローラ１０１から出力されるゲート信号１０３が時刻Ｔ１でローからハイになる。そして、エッジ検出回路１０４の出力信号１１２は時刻Ｔ１から短時間、ローからハイに転じ、時刻Ｔ２で再びローに戻る。この時間はスイッチング周期より十分短い時間とし、エッジ検出回路１０４の回路定数で設定されている。

アナログマルチプレクサ１１１は、出力信号１１３として、大部分の時間は交流電圧１０６を出力しているが、エッジ検出回路１０４の出力がオンになる短時間はより高周波の交流電圧１０８を出力する。このアナログマルチプレクサ１１１の出力信号１１３は反転増幅回路によって電圧及び電流増幅され、デカップリングコンデンサ１１９を経てトランス１１０と二次側並列コンデンサ１０９で構成する共振回路に入力される。

共振回路における周波数と入力電圧−出力電圧のゲインの関係を図４に示す。共振周波数におけるゲインを１４５、共振周波数より高い周波数におけるゲインを１４６とする。このように、共振回路の共振周波数で最も小さいゲイン１４５を示し、共振周波数からずれるとある周波数まではゲインが大きくなる。そのため、トランス１１０の二次側の電圧１２９は、出力信号１１３として交流電圧１０８が出力されている期間の方が共振周波数の出力信号１１３として交流電圧１０６が出力されている期間よりも高い電圧となる。

２次側の交流電圧１２９を検出するピークホールド回路１３２は、電圧のピークを検出することによって、エッジ波形信号１３５に変換する。このエッジを維持する時間については、ピークホールド回路１３２のＲＣ時定数によって設定されている。

エッジ波形信号１３５はコンパレータ１３３に入力される。コンパレータ１３３では、抵抗１３６，１３７にて電圧１２８を分圧して得られる電圧１３８を閾値とし、このエッジ波形信号１３５から出力信号１３９に変換する。

電圧１２８は、スイッチング素子１０２のスイッチング周波数が増大すると負荷が大きくなり、電圧が低下する傾向がある。ピークホールド回路１３２から出力されるエッジ波形信号１３５も、負荷の増大に伴い同様に電圧が低下する。例えば、分圧抵抗１３６、１３７がリニアレギュレータ１３０の出力電圧に接続した場合を考える。負荷が増大してエッジ波形信号１３５が低下すると、エッジ波形を出力しても比較電圧１３８より小さくなってしまい、コンパレータ１３３が動作しない。その結果、ゲート信号１０３が正常に復調されず、スイッチング素子１０２が誤動作し、最悪の場合には上下アーム短絡が発生して破壊に至る。分圧抵抗１３６、１３７を電圧１２８に接続し、比較電圧を電圧１３８とすることによって、エッジ波形信号１３５と比較電圧１３８の相対関係が維持され、ゲート信号１０３が正常に復調される。コンパレータ１３３の電源電圧は比較電圧１３８より大きくする必要があるので、電源電圧１２８とする。

コンパレータ１３３の出力信号１３９は、一次側のエッジ検出回路１０４のエッジ検出信号１１２に相当する。この出力信号１３９は、フィルタ回路１５３に入力される。コンパレータ１３３はオープンコレクタまたはオープンドレイン構成であり、出力端子はプルアップ抵抗１５２を通してリニアレギュレータ１３０の出力電圧１３１に接続される。このように接続することで、コンパレータ１３３の電源電圧とＤ型フリップフロップ１３４の電源電圧が異なっても電圧がシフトされて信号１３９が伝送できる。

フィルタ回路１５３はスイッチング素子駆動回路の誤作動防止のために設置する。フィルタ回路１５３の効果を図５、図６を用いて説明する。まず、図５はフィルタ回路１５３が設置されていないときの信号１０３、１３５、１３８、１３９、１４０の詳細な波形である。このときはコンパレータ１３３の出力端子をＤフリップフロップ１３４のクロック端子に直接接続する。

ピークホールド回路１３２の出力信号１３５は分圧抵抗１３６、１３７の出力電圧１３８と比較され、信号１３９を出力する。時刻Ｔ４においてエッジ検出期間が開始し、時刻Ｔ５において信号１３５がエッジ検出期間から通常期間へ遷移する。交流高周波電圧１０８の１周期の時間が、エッジ検出期間へ完全に遷移する時間より短い場合、完全に遷移する前に信号１３５の電圧が低下する。閾値電圧１３８より高くなった後に信号１３５が低下すると、時刻Ｔ６において再び閾値電圧１３８より低下してしまい、コンパレータ１３３が動作し、意図しないエッジ波形１３９を出力してしまう。このようなエッジ波形１３９はゲート信号１４０を生成し、時刻Ｔ７でゲート信号１０３と反転する。このように、意図しないゲート信号１４０を入力すると上下アームが短絡し、スイッチング素子１０２に過大な電流が流れ、破壊する恐れがある。

上述の現象を防止するために、本実施の形態ではフィルタ回路１５３を設置している。図６はフィルタ回路１５３を設置したときの信号１０３、１３５、１３８、１３９、１４０、１５４の詳細な波形である。フィルタ回路１５３を設置したことによって信号１３９の立ち下がりのみに遅延が生じた信号１５４が生じている。意図しないエッジ波形１３９が生じても、時刻Ｔ６において信号１５４の電圧低下はわずかであり、信号１５４が再び立ち上がってもＤフリップフロップ１３４のクロックは反応せず、正常な信号１４０が生成する。このため、より信頼性の向上したスイッチング素子駆動回路を提供できる。

Ｄ型フリップフロップ１３４のＤ端子にはゲート電圧１４０が入力されている。初期の時点ではスイッチング素子のゲート電圧１４０は基準電圧と同電位なので、Ｄ端子はローである。電源入力前のゲート初期電圧を確実に基準電位とするために、放電抵抗１５５を挿入している。エッジ波形１３９の立ち上がりにより、クロックが立ち上がり、Ｄ型フリップフロップ１３４の出力端子ＱにはＤ端子と同じレベルが出力され、ロー状態に遷移する。信号１４１はゲートドライブＩＣ１４２に入力され、プッシュプル回路１４３、ゲート抵抗１４４を通してスイッチング素子１０２のゲート容量を充電し、スイッチング素子１０２をターンオンする。

ゲート電圧１４０が立ち上がるので、Ｄ型フリップフロップ１３４のＤ端子はハイ状態に移る。クロックが立ち下がるときには、出力端子Ｑのレベルは変化しない。

時刻Ｔ３において再びクロックが立ち上がるときは、Ｄ型フリップフロップ１３４の出力端子ＱにＤ端子のハイレベルが出力され、ゲートドライブＩＣ１４２、プッシュプル回路１４３を通してゲート電荷が放電される。このように、スイッチング素子１０２をターンオフさせるので、出力端子Ｑの信号１４１はゲート信号１０３を復調した信号となる。

以上により、本実施の形態のスイッチング素子駆動回路は、次のような作用、効果を奏する。特許文献１に記載されたスイッチング素子駆動回路では、スイッチング素子をオンさせる全期間に渡って変調周波数を高くしている。トランス１１０とコンデンサ１０９で構成される共振回路の共振周波数からずれた電圧を印加すると、共振回路のインピーダンスが著しく低下し、トランス１１０の励磁電流が増大する。その結果、トランス１１０の抵抗成分で消費されるジュール損失が増大し、トランス１１０の発熱によって温度が上昇する。プリント基板のパターンで実装されるトランス１１０は、ＦＲ−４などの熱抵抗が大きい絶縁材で囲まれているので、発熱による温度上昇は大きくなる。さらに、ＦＲ−４のガラス転移温度を超えると基板が劣化し、最悪の場合には発火することがある。このような事態を避けるため、放熱面積を確保するために、結果的にトランスの面積が大きくなり、課題の解決には至らない。

これに対して、本実施の形態のスイッチング素子駆動回路によれば、スイッチング素子のオン／オフが切り替わるときのみ、共振回路に印加する交流電圧を共振周波数からずらすので、大部分の期間に渡って高い効率で電力を伝送できる。そのため、トランスの温度上昇を最小限に抑えられ、実装面積を小さくすることができる。

また、特許文献１に記載されたスイッチング素子駆動回路は、プリント基板の２面のみ使用してトランスを採用しているため、配線を外部に取り出すための渡しが必要となる。それに対し、本実施の形態のスイッチング素子駆動回路では、プリント基板の内層を利用し、層間の接続をブラインドビアとしていることから、渡しが不要となる。さらに、１つのコイルの形成に複数層を利用しているので、トランスの巻き数を増やすことができ、結果としてトランスの実装面積を低減できる。

（第２の実施の形態）
次に、第２の実施の形態のスイッチング素子駆動回路について、図７、図８を用いて説明する。尚、本実施の形態において、第１の実施の形態と同一の構成には同一の符号を付し、重複する説明は省略する。

本実施の形態のスイッチング素子駆動回路の特徴は、ゲート信号入力とゲート電圧が一致しないときに、スイッチング素子１０２をターンオフさせる保護動作を実現する点にある。図７において、本実施の形態のスイッチング素子駆動回路は、コンパレータ１３３の出力信号１３９までは第１の実施の形態のスイッチング素子駆動回路と構成が同一であり、その先にＪＫ型フリップフロップ１４７を用いた点が異なっている。ＪＫ型フリップフロップ１４７のクロック端子ＣＫに、コンパレータ１３３の出力信号１３９を入力する。ＪＫ型フリップフロップ１４７の出力端子Ｑの信号１４８はゲートドライブＩＣ１４２のゲート入力端子に接続され、第１の実施の形態と同様にプッシュプル回路１４３を通してスイッチング素子１０２のゲート容量を充放電する。さらに、反転出力端子ＱバーとＪ端子を互いに接続し、ゲート電圧１４０をコンパレータ１４９で反転させた信号をＪＫ型フリップフロップ１４７のＫ端子に入力する。

次に、本実施の形態のスイッチング素子駆動回路の動作を説明する。図８を参照し、スイッチング素子１０２がオフ状態のとき、つまりゲート電圧１４０がローのとき、ＪＫ型フリップフロップ１４７のＫ端子はハイである。このときゲート指令である出力端子Ｑがハイであれば、指令どおりにゲートが駆動されているので、正常な状態である。Ｊ端子には反転出力端子Ｑバーの出力信号が入力されているのでローであり、次のクロックが立ち上がるときには出力端子Ｑがローに遷移し、ゲートドライブＩＣ１４２、プッシュプル回路１４３を通してスイッチング素子１０２がターンオンされる。

スイッチング素子１０２がオン状態のときは、ゲート電圧１４０がハイであり、ＪＫ型フリッフロップ１４７のＫ端子はローである。出力端子Ｑがローであればゲート指令１４８とゲート電圧１４０の状態が一致しており、正常である。Ｊ端子はハイであるので、次のクロックが立ち上がるときには出力端子Ｑがハイに遷移し、スイッチング素子１０２がターンオフされる。

スイッチング素子１０２がオフ状態に関わらず、出力端子Ｑがローであるときは、ゲート指令１４８とゲート電圧１４０が一致していないので、異常な状態である。このときはＪ端子、Ｋ端子共にハイであるので、クロックが立ち上がってもスイッチング素子１０２はターンオンしない。

スイッチング素子１０２がオン状態にあっても、出力端子Ｑがハイのときは、ゲート指令１４８とゲート電圧１４０が一致しておらず、異常な状態にある。このとき、Ｊ端子、Ｋ端子共にローであるので、クロックが立ち上がるとスイッチング素子１０２がターンオフする。

以上のように、本実施の形態のスイッチング素子駆動回路によれば、スイッチング素子１０２がオフ状態でかつゲート電圧１４０がローのときにのみ、スイッチング素子１０２がターンオンし、その他の状態ではスイッチング素子１０２がターンオフするように制御されるので、より安全なゲート駆動を実現できる。

１０１…マイクロコントローラ
１０２…スイッチング素子
１０３…ゲート信号
１０４…エッジ検出回路
１０５…発振回路
１０７…発振回路
１０９…二次側並列コンデンサ
１１０…空芯トランス
１１１…アナログマルチプレクサ
１１４…反転増幅回路（オペアンプ）
１１７…Ｂ級プッシュプル回路
１２１…ブラインドビア
１２７…倍電圧整流回路
１３２…ピークホールド回路
１３３…コンパレータ
１３４…Ｄ型フリップフロップ
１４２…ゲートドライブＩＣ
１４３…プッシュプル回路
１４７…ＪＫ型フリップフロップ
１４９…コンパレータ
１５０…ツェナーダイオード
１５３…フィルタ回路

Claims (8)

1. ゲート信号を受けてオン／オフ動作をするスイッチング素子と、
   前記スイッチング素子のオン／オフを切り替えるためのゲート信号を発生させる制御演算装置と、
   前記スイッチング素子と制御演算装置との間の絶縁を確保し、かつ、前記スイッチング素子のゲートに電力を伝送するためにプリント基板上に実装したトランスと、
   前記トランスの二次側に並列に接続したコンデンサと、
   前記トランスの一次側にあって、電力を伝送するために第１の周波数とより速い第２の周波数との交流信号を発生させる発振装置と、
   前記第１の周波数を前記トランスの相互インダクタンスと二次側漏れインダクタンスの合計値を前記並列コンデンサの共振周波数とし、前記トランスの一次側にあって、前記スイッチング素子のオン／オフを切り替えるための前記ゲート信号の立ち上がり及び立ち下りの瞬間に一定時間だけ前記交流信号の周波数を前記第１の周波数から第２の周波数に変化させ、他の期間は前記第１の周波数の交流信号を出力する交流周波数変更手段と、
   前記トランスを含み、前記第１の周波数を第１のゲインにて変圧し、前記交流周波数変更手段が変化させた前記第２の周波数に対して前記第１の周波数に対するゲインよりも大きな第２のゲインで変圧して交流信号を出力する共振回路と、
   前記トランスの二次側にあって、前記共振回路からの交流信号を整流し直流電圧を出力する整流回路と、
   前記トランスの二次側にあって、前記共振回路からの交流信号の振幅を検知する振幅検知回路と、
   前記トランスの二次側にあって、前記振幅検知回路の検知した前記交流信号の振幅の変化に従って前記スイッチング素子のゲート信号の立ち上がり及び立ち下がりを復調し復調ゲート信号を出力する復調回路と、
   前記トランスの二次側にあって、前記複数回路の復調する復調ゲート信号により前記スイッチング素子のゲートをオン／オフ駆動するゲートドライブ回路とを備えたことを特徴とするスイッチング素子駆動回路。
2. 請求項１記載のスイッチング素子駆動回路において、前記トランスの一次側に直列に接続したコンデンサと、前記直列コンデンサの容量値を前記トランスの入力インピーダンスのリアクタンス成分をゼロとする値としたことを特徴とするスイッチング素子駆動回路。
3. 請求項１記載のスイッチング素子駆動回路において、前記整流回路の出力に安定化電源を接続し、前記ゲートドライブ回路の電源を前記安定化電源の出力とし、前記振幅検知回路を構成する比較演算器の電源および比較電圧を整流回路の出力電圧とすることを特徴とするスイッチング素子駆動回路。
4. 請求項１記載のスイッチング素子駆動回路において、スイッチング素子のゲート端子と基準電位間に抵抗を接続したことを特徴とするスイッチング素子駆動回路。
5. 請求項３記載のスイッチング素子駆動回路において、前記比較演算器の出力に信号が減衰するときのみに効果のあるフィルタを設置することを特徴とするスイッチング素子駆動回路。
6. 請求項１記載のスイッチング素子駆動回路において、前記スイッチング素子のオン／オフ状態を記憶するオン／オフ状態記憶回路と、前記スイッチング素子のゲート電圧と復調ゲート信号とを比較する比較回路と、前記復調ゲート信号と前記オン／オフ状態記憶回路に記憶されている前記スイッチング素子のオン／オフの状態とが一致していないときは前記スイッチング素子をオフさせる保護手段とを備えたことを特徴とするスイッチング素子駆動回路。
7. 請求項１記載のスイッチング素子駆動回路において、前記トランスは、プリント基板の複数層それぞれに平坦な渦巻き状に実装して構成したことを特徴とするスイッチング素子駆動回路。
8. 請求項７記載のスイッチング素子駆動回路において、前記プリント基板の前記トランスが実装されている層間の電気的接続をブラインドビアで行ったことを特徴とするスイッチング素子駆動回路。

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